 这篇只聊公式里的一个变量——覆盖率。聊的是数字逻辑走 ATPG 这条路；纯模拟和大容量存储器各有各的判据，不在这篇里。ATPG（自动测试向量生成）报告上印着一行字：固定型故障覆盖率 99.2%。客户要求出货缺陷率压在 1000 ppm（百万分之缺陷数）以内。那阵子厂里的良率是 78%。 这三个数放在一起，99.2% 够不够？ 先算一遍。把良率 78%、覆盖率 99.2% 代进 Williams-Brown 公式，按模型估出来的出货缺陷水平是 1986 ppm，比客户的红线高了近一倍。要把缺陷率压到 1000 ppm 以内，覆盖率得做到 99.6%。 看着只差 0.4 个百分点，这往往是整个项目里最贵的一段路。 算账之前，有个更靠前的问题得先解决：报告上那个 99.2%，是"哪一个"覆盖率？ 覆盖率不是一个数，是一组数打开 ATPG（自动测试向量生成）报告，覆盖率有好几栏，每一栏说的都不是同一件事：· 固定型故障覆盖率——每根线是不是"焊死"在 0 或 1。最老、最成熟的一栏，也是大家默认拿来说事的那一栏。 · 过渡延迟覆盖率——信号在一个时钟周期里翻不翻得过来。查的是"变慢"，不是"断了"。 · 桥接覆盖率——两条相邻走线有没有意外搭在一起。 · 单元感知覆盖率——把标准单元内部和边界的物理缺陷（晶体管级的短路、开路）映射成故障来测。 同一颗芯片，这四栏有可能差出十几个百分点。工具默认报出来的，通常是最好看的那一栏。 四栏的分母口径、不可测故障怎么统计，各家工具的默认设置并不一致——所以它们之间的百分点不能直接排名，能比的是同一栏在不同版本之间的变化。 还有一层更要紧：分母。 故障覆盖率的算法是"检测到的故障数 ÷ 仿真器放进去的故障数"。分母不是芯片上所有可能坏掉的方式，是仿真器处理过的那些——你的故障模型没列进去的缺陷，压根不在分母里。 业内管这个叫缺陷覆盖率的下界，可它只在故障模型覆盖到的那类坏法里成立——清单之外的部分，它一点保证都给不了：把固定型覆盖率推到 100%，被顺带抓到的非目标缺陷反而越来越少。所以它是模型范围内的下界，真正高出多少，没人算得出来。 我评审覆盖率报告时，第一个问题固定是"这是哪个故障模型的覆盖率，清单给我"。一个孤零零的 99.2% 没法评审；配上"固定型 99.2%、过渡延迟 85%、桥接 88%"，才能评审——后面那两个数，才告诉你这颗芯片真正危险的地方在哪。 剩下那百分之几，为什么补不齐差这 0.4 个点，让设计再补几条向量不就行了吗。补不齐有物理原因，分成两类。第一类，清单里测不到、看不见的——报告里单列一栏叫不可测故障（UT），常见三种： 冗余故障。设计里有些逻辑天生冗余——两条并联的电源路径，断一条芯片照样工作。没有任何向量能把"断一条"和"两条都好"区分开，它在定义上就测不到。 浮空节点。有些节点在三态模式下飘在空中，电压靠寄生电容和邻线串扰维持。它"应该是多少"本身就不确定，也就无从定义"它坏了"。 观测不到的路径。你能让 A 点翻转，却没有通路把这个变化送到任何输出脚或扫描链输出上。几十亿门的芯片，总有些观测死角。 第二类，压根没进清单的。模拟电路是典型——数字电路的故障是 0 和 1，模拟电路是连续量：比较器的偏移从 5 mV 漂到 6 mV 算不算坏？PLL（锁相环）的抖动从 2 ps 变成 3 ps 算不算？没有统一的故障模型，就没有可比的覆盖率数字，这部分在 ATPG（自动测试向量生成）报告的分母里根本不存在。 一个边界清楚的故障集合，100% 是能做到的——工具把清单收敛到可测故障之后，报出 100% 很正常。做不到 100% 的是物理缺陷那一层：分母里永远有测不到的，清单外永远有没列进去的。真正要做的事只有一件：在一堆不完整的分母里，判断哪一个够用。 把覆盖率翻译成出货缺陷Williams-Brown 公式（1981 年）干的就是这件事：DL = 1 - Y1-d Y 是制造良率，d 是故障覆盖率，DL 是模型算出来的缺陷水平。它不是把两个数加加减减，是指数关系——良率越低，曲线越陡。 这个 DL 是估算值，用来比高低、反推目标。公式立在三根柱子上：缺陷在晶圆上均匀且独立地分布，而且拿故障覆盖率顶替了公式要求的缺陷覆盖率。三根柱子站着，它给的是一个期望值；晶圆边缘的聚集缺陷、系统性的工艺偏移，会让实际出货比算出来的差。要落到真实出货 DPPM，还得拿硅上的数据回标。公式里的 Y 是制造良率，工程上一般拿最终出货良率来算（CP 良率乘 FT 良率），用哪一档在报告里写明。 良率 78% 的产线上，不同覆盖率对应这样一张表：
这张表倒过来读更有用。够不够，不看覆盖率这个百分比，看它换算出来的 ppm（百万分之缺陷数）：同样是 99% 覆盖率，良率 78% 的厂是 2482 ppm，良率 90% 的厂只有 1053 ppm，前者是后者的 2.4 倍。这两个数是同一公式、同一覆盖率口径下的理论对比——厂与厂之间还有筛选流程和统计口径的差别，真实 DPPM 得看各自的硅上数据。覆盖率一样，出货品质完全不是一回事。  图一 覆盖率的三层：故障模型清单决定分母，仿真报出覆盖率，真正决定出货的是硅上能抓到的物理缺陷 最后那一两个点，才是最贵的覆盖率有两条曲线要一起看：一条往下走的缺陷率，一条往上走的测试成本。后一条没有公式，只有量级：拿 90% 到 95% 那一段用掉的向量数当基准（记作 1×），往上 95% 到 98% 要几倍，98% 到 99% 要十几倍，往 99.5% 走可能是几十倍。这是我这些年项目里的量级参考，不是定数——换设计、换故障模型、换工具都得重新标。 越往后越贵，原因在 ATPG（自动测试向量生成）的工作方式：容易测的故障先被挑走，剩下的都要专门构造激励、绕开观测路障；向量也不是白放的，每条都占 ATE（自动测试设备）机时。 所以"够不够"这个问题，真正的问法是：你愿意为最后那几个 ppm（百万分之缺陷数）付多少钱？ 消费电子的账好算——退换货成本低、测试预算有限，我经手的消费类项目，缺陷率目标大多落在几千 ppm 这一档。车规的账难算：AEC-Q100（汽车电子委员会的器件资格认证标准）管的是认证本身——温度等级加一组应力试验，它不规定统一的出货 ppm 上限；压门槛的是车厂自己的零缺陷要求，车规客户普遍拿个位数 DPPM 当目标，质量协议里还常常要再叠一层老化筛选。卫星那一头最直白：为把 ppm 压到个位数，测试成本超过制造成本也得测。  图二 覆盖率每往上走一档，向量量级的增长（1× 是 90%~95% 那一段的向量数；量级参考，需按自己项目的实测重新标定） 我评审覆盖率数字时会问的三个问题一、这是哪个故障模型的覆盖率，清单在哪？一个数没有意义，要的是"固定型多少、过渡延迟多少、桥接多少、单元感知多少"，以及模型覆盖不到的部分打算用什么补——IDDQ（静态电流测试）还是 SLT（系统级测试）。二、这个数是仿真报的，还是硅上回标的？仿真报出来的覆盖率没法独立代表硅上能抓到的缺陷：接口时序、电源噪声、机台采样偏差都不在模型里；模型跟实际失效机理对不上时，偏差也可能往低估的方向走。能回标的是硅上的失效诊断——把 ATE（自动测试设备）抓到的失效芯片做失效定位，反查是哪一类故障模型漏了。这一步管不管用，取决于失效样本够不够、诊断分辨率够不够。 三、分母里默认排除了什么？模拟 IP（知识产权核）、存储器、跨时钟域的路径，算不算？这些被默认排除的部分，在写进质量报告之前得先打个折——模拟和混合信号那部分，不能拿数字逻辑的分母去回答。 覆盖率是入场券，不是护身符1994 年，Intel 的 Pentium 处理器在浮点除法上出了错，除法器查找表里少了 5 个条目。这是设计缺陷，制造缺陷那套故障模型管不着，固定型覆盖率再高也抓不到它。最后全球更换，Intel 在当年四季度计提了 4.75 亿美元的税前费用（覆盖更换和核销）。这个案子说明的正是覆盖率最危险的地方：它衡量的永远是"你放进模型里的那些坏法"，模型之外的世界，它一无所知。 干了 16 年测试，我见过太多人把覆盖率当通行证——数字漂亮就放心签字。真正要判断的不是"覆盖率够不够高"，而是"它还差哪类故障，这类故障落到产线上会漏出多少 ppm（百万分之缺陷数）"。前一个问题一秒钟能答，后一个得拿公式、拿良率、拿失效分析报告一起算。 �� 狗蛋说：覆盖率最危险的状态不是它低，是它高得让你放心。良率 78% 配 99.2% 的覆盖率，模型算出来还是将近两千 ppm，而你的报告上一切正常。良率（Y）和覆盖率（d）是两条腿一起走的——厂里的良率决定底线，测试的覆盖率决定漏出多少。哪条腿瘸了，另一条都补不上。 |
