测试报 fail 之后：失效分析如何把坏芯片追到根
时间:2026-08-25 19:06来源: IC测试之家 作者:ictest8_edit 点击:
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一颗芯片在测试机上被判 fail，故事其实才刚开始。测试程序只负责发现芯片不符合规格，却不负责解释它为什么坏。要把失效追到物理根上，靠的是失效分析。它用电性复现锁定症状，再用一层层递进的物理手段把缺陷一路定位到亚微米乃至纳米级，最终反哺测试、设计和工艺。本文走一遍从测出 fail 到根因定位的完整链路，看清测试工程师之外那群负责把谜底说清的人。
测试发现失效，但解释不了失效
要理解失效分析在做什么，先分清两个词。fault 是功能或者逻辑层面的故障表现，比如某条路径固定在高电平。defect 是晶圆上的物理缺陷，比如一根金属线断了或者一个通孔有空洞。测试程序判的是 fault 层面，它看不出 defect 长什么样。
失效大致分两类。一类是 catastrophic 硬失效，开路、短路、固定型故障，功能直接不对，这类往往一眼就能筛出来。另一类是 parametric 参数性失效，漏电偏高、速度边际、阈值漂移，功能勉强能跑但参数出了规格界，这类常由工艺角波动引起，调试时最费劲。
第一步，先把 fail 复现出来
失效分析的前提是复现。先在同型号机台上把 fail 重新跑出来，确认它不是接触偶发或者校准漂移。复现不出来，后面的物理分析就没有抓手。
复现之后要做分类，也就是 failure mode。是 stuck-at、leakage、timing 还是 parametric。看 datalog 里是哪个测试项、归到哪个 bin、参数值偏离了多少。shmoo 图能看出边界形状，是建立时间问题还是保持时间问题。良率地图能看出失效是零散分布还是成片出现，成片往往指向工艺而不是随机缺陷。
这些信息拼起来就是一个电性签名，后面用来和物理缺陷对照。
先无创，后有损：失效分析的层级逻辑
失效分析严守一条顺序，先非破坏、后破坏，从宏观到微观。能不拆就不拆，因为拆了就回不去了。
先做无损体检。X-ray 看内部键合和焊球有没有空洞，C-SAM 超声波看封装内部有没有分层和气泡，红外热成像找局部过热区，IV 曲线对比良品初判是哪类模块出问题。
无损查不出根因，再做开封 decapsulation。用化学酸液或者激光去掉塑封外壳，露出晶圆表面和键合线。
接下来在通电状态下做热点定位。EMMI 是光子发射显微镜，抓漏电、闩锁、ESD 损伤工作时发出的微弱光点。OBIRCH 用激光扫描芯片，靠局部电阻变化定位短路、漏电和通孔空洞。两者配合能把故障点缩到微米级坐标。
最后做定点切割。FIB 聚焦离子束在可疑位置做纳米级切开，SEM 看截面形貌，EDS 测元素成分，确认到底是金属迁移、氧化层击穿还是杂质污染。要原子级细节再上 TEM。
电性签名怎么对上物理缺陷
相关性是失效分析的核心。一个反向偏置结漏电的发光点，往往对应栅氧击穿。某条位线信号延迟，切片常看到通孔有空洞。电性表现和物理位置要能互相印证。
但两者并非总是一一对应。有时电性复现了 fail，物理上却找不到明确缺陷，这种多半指向接触不稳或者测试本身的问题，而不是真实 defect。反过来，有时物理上有缺陷，测试却没抓出来，那就是覆盖率或者测试逃逸的问题。
所以电性签名和物理缺陷要两端对照，只信一端容易误判。
定位结果怎么回流
失效分析不是终点。根因一旦确定，立刻反哺三处。测试程序补向量、加 bin、调 guardband。设计端改设计规则或者加冗余。工艺端查污染或者刻蚀偏差。
量产里还有一道统计防线，叫 PAT 也就是零件平均测试。它把每颗芯片的参数和同批均值比，超出若干 sigma 的离群芯片即便过了规格也挑出来，专门防潜在可靠性失效。PAT 和 binning 不同，它按统计离群而不是固定限判，限值通常设在 3 到 6 sigma。
一个常被忽视的点是，PAT 限过宽也会误杀良品，这是质量与良率的又一次取舍，不是白捡的免费午餐。
失效分析是测试、设计、制造之间的反馈闭环。没有它，良率提升和可靠性认证都无从谈起。它不显眼，却是每一颗坏芯片背后把谜底说清的人。
你做过失效分析吗，最难定位的一次是什么机理，最后靠 EMMI、OBIRCH 还是 FIB 啃下来的，欢迎在评论区聊聊。
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