 Chiplet 把一颗大芯片拆成多颗小裸片分别制造再先进封装，单颗裸片的制造良率确实更高。但测试端迎来一道新账：多颗裸片的良率要相乘，封装前每颗都得是已知良好裸片，封装后裸片间的互连还得单独测。本文拆开这道先进封装的测试账。  小裸片确实更香 良率账先赢一手大单芯片面积越大，制造良率越低，这是晶圆制造的常态。把一颗 400 平方毫米的大芯片拆成四颗 100 平方毫米的小裸片，单颗面积小、缺陷密度低，良率明显更高。业内有现成算法：四颗 100 平方毫米裸片按九成良率，产出的好片比一颗 400 平方毫米裸片按六成良率要多。这也是高性能计算和 AI 加速器近年大量转向 Chiplet 架构的底气。 但良率要相乘 封装前先把要求推高甜头之外是另一本账。多芯粒封装的最终成品良率，近似等于每颗裸片良率的乘积。十颗裸片每颗九成五，乘下来整封装只有约六成；想让十颗裸片组成的封装最终仍有九成五成品率，每颗裸片在封装前就得做到约九九点五的把握。这就是 KGD 也就是已知良好裸片被推到前台的原因：封装里一旦混入一颗坏裸片，整颗价值不菲的封装就废了。风险随裸片数量指数上升，不是线性。KGD 这道关本身不好过要做到封装前每颗裸片都靠谱，得在晶圆阶段就把裸片测透，比传统晶圆筛查严得多。难点有三：一是微凸点间距已缩到几十微米甚至更小，探针接触既要碰到又要不压坏脆弱凸点；二是裸片没有封装散热，全速测试瞬时发热可能裂片或烧探针；三是高速接口如 HBM 和 SerDes 在机械探针下难以全速验证，长探针本身像天线和电感，会毁掉信号完整性。业内的解法是在裸片内部塞满 DFT 可测性设计和 BIST 内建自测试，让裸片自己测自己，尽量减少对外部高速探针的依赖。封装完还有互连 好裸片也可能拼坏过了 KGD 不代表万事大吉。裸片叠起来或并排封装后，微凸点虚焊、混合键合缺陷、中介层布线问题、裸片间接口边际，都会在集成阶段冒出来。更麻烦的是热机械应力：工作时封装升温，材料热膨胀系数不一致产生翘曲，原本好的互连可能慢慢开裂。也就是说，系统由已知良好的零件组成，仍可能因为零件间的相互作用而失效。针对 2.5D 和 3D，IEEE 1838 标准定义了 die-centric 的测试访问架构，用封装测试存取口穿过硅通孔把测试指令和扫描数据送进每一层裸片，实现裸片内电路和裸片间互连的分层测试。要注意这套标准主要面向数字信号，模拟部分仍需单独考量。测试从两站变多站 成本账谁付传统测试只有晶圆级和封装后两站。先进封装在中间插进 pre-bond 也就是封装前裸片测试和 post-bond 也就是堆叠后测试，步骤变多，自然多花钱。KGD 全覆盖代价不低，探针卡贵、裸片级全测难，于是被动件如中介层常退而求其次做 PGD 也就是还算良裸片，靠光学检测和关键通路电测补位。谁来付这笔中间测试的钱，是裸片厂还是封测厂，商业模式仍在演进。有分析指出在部分先进封装平台，测试成本占比已明显抬升，但具体到每条产线差异很大。Chiplet 把良率风险从硅搬到了集成，测试正是这道关的守门人。你所在的产线是怎么算这笔 KGD 账的，封装后互连又是怎么查的，欢迎在评论区聊聊。 如果你想系统学习芯片测试技术，可以联系我们。 刘老师｜13166339996（微信同号）  |
