高速PCB布线专家答疑：6个核心问题，一次讲透！
时间:2026-07-12 21:29来源: IC测试之家 作者:ictest8_edit 点击:
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一、关于高速差分信号布线
问： 在PCB上靠近平行走高速差分信号线对时，在阻抗匹配的情况下，由于两线的相互耦合会带来很多好处。但有观点认为这样会增大信号的衰减，影响传输距离，是这样吗？为什么？在一些大公司的评估板上，有的布线尽量靠近且平行，有的却使两线距离忽远忽近，哪一种效果更好？信号1GHz左右，阻抗要求50欧姆，差分线对应以50欧姆还是100欧姆计算？接收端差分线对之间可否加匹配电阻？
答： 高频信号能量衰减的原因主要有两个：一是导体损耗（conductor loss），包括集肤效应（skin effect）；二是介质损耗（dielectric loss）。差分线的耦合会影响各自的特性阻抗，使其变小，根据分压原理，这会使信号源送到线上的电压稍小一点。至于耦合本身是否直接导致信号衰减，目前尚无明确的理论分析结论。
关于布线方式，差分对应当适当靠近且平行。“适当靠近”是因为间距直接影响差分阻抗值，这是设计差分对的关键参数；保持平行则是为了维持差分阻抗的一致性。若两线忽远忽近，差分阻抗会不一致，进而影响信号完整性（SI）和时间延迟（timing delay）。至于评估板上看到的“忽远忽近”走线，可能是用于减小串扰的JOG走线方式，但这不适用于差分信号线——差分线要求严格平行等长。
关于阻抗计算：差分阻抗的计算公式为 2(Z11 - Z12)，其中Z11是走线本身的特性阻抗，Z12是两条差分线间因耦合产生的阻抗，与线距有关。要设计差分阻抗为100欧姆时，走线本身的特性阻抗必须稍大于50欧姆。至于究竟按50欧姆还是100欧姆计算，取决于具体总线或设计平台的要求——例如USB2.0一般为90欧姆，SATA为100欧姆。可用仿真软件（如Polar SI9000）进行计算。接收端差分线对之间通常可以加匹配电阻，其值应等于差分阻抗值，这样信号质量会更好。
二、关于提高抗干扰性
问： 要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接、加粗地线和电源线外，还有哪些好的建议？
答： 除了地将模拟和数字部分分开隔离外，还需注意模拟电路部分的电源——如果与数字电路共享电源，最好加滤波线路。此外，数字信号和模拟信号不要有交错，尤其不要跨过分割地的地方（moat）。
三、关于高速PCB信号层空白区域敷铜接地
问： 在高速PCB设计中，信号层的空白区域可以敷铜，多个信号层的敷铜是都接地好，还是一半接地、一半接电源好？
答： 空白区域的敷铜绝大部分情况是接地。但在高速信号线旁敷铜时需注意敷铜与信号线的距离，因为敷铜会降低走线的特性阻抗。同时也要注意不要影响其他层的特性阻抗，例如在带状线（stripline）结构中。建议尽量不要用电源层来敷铜隔离，以免造成不必要的噪声干扰。
四、关于高速信号线的匹配问题
问： 在高速板Layout中，为什么要求高速信号线（如CPU数据、地址信号线）要匹配？不匹配会带来什么隐患？匹配的长度范围（信号线的时滞差）由什么因素决定，如何计算？
答： 要求走线特性阻抗匹配的主要原因是避免传输线效应引起的反射影响信号质量和飞行时间（flight time）。如果不匹配，信号会被反射，影响信号质量。所有走线的长度范围都是根据时序（timing）要求确定的。影响信号延迟时间的因素很多，走线长度只是其中之一。具体长度范围需要根据信号所用的传输模式（common clock或source synchronous）下的时序裕量（timing margin）来计算，然后再确定走线长度的允许误差。
五、关于高速设计中的信号完整性问题
问： 在高速设计中，如何解决信号的完整性问题？
答： 信号完整性本质上是阻抗匹配的问题。影响阻抗匹配的因素包括：信号源的架构和输出阻抗（output impedance）、走线的特性阻抗、负载端的特性、走线拓扑（topology）等。解决方式主要是通过端接（termination）与调整走线拓扑。
六、关于实际布线中理论冲突的处理
问： 在实际布线中，很多理论相互冲突，例如模/数地的接法、晶振与CPU的连线长度等，尤其是高速PCB布线中考虑EMC/EMI问题时有很多冲突，如何解决？
答：关于模/数地分割： 将模/数地分割隔离是正确的做法。需要注意：信号走线尽量不要跨过有分割的地方（moat） ，同时不要让电源和信号的回流电流路径（returning current path）变得太大。
关于晶振布线： 晶振是模拟的正反馈振荡电路，需要稳定的振荡信号必须满足环路增益（loop gain）与相位（phase）的规范，而这种模拟振荡信号很容易受到干扰，即使加地线保护（ground guard traces）也可能无法完全隔离。距离太远时，地平面上的噪声也会影响正反馈振荡电路。因此，一定要将晶振和芯片的距离尽可能靠近。
关于高速布线与EMI的冲突： 基本原则是因EMI所加的电阻、电容或磁珠（ferrite bead），不能造成信号电气特性不符合规范。应优先通过走线安排和PCB叠层技巧来解决或减少EMI问题（如高速信号走内层），最后才考虑用电阻电容或磁珠的方式，以降低对信号的伤害。
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