 上一篇我们介绍了浮动源和共地源的原理及差异，本篇我们继续聊一下VI源的四线开尔文测试。VI源(不论是浮动源还是共地源) 有正端FORCE_H，SENSE_H, 和负端FORCE_L(AGND)和SENSE_L(DGS), 我们在设计PCB时有时会采用两线的方法，就是将force sense过早短接在一起，比如测试板排线(或pogo pad)接口处或更极端的在load board和ATE测试机的pogo pin连接处就短接，这样对PCB走线非常友好，每个通道正端只需一根走线就行，负端直接铺铜，但是对于测试却存在极大的硬伤；另一种是完全遵循四线开尔文的逻辑设计，每个通道走4根线(共地源3根线，AGND通过铺铜)即正负端FORCE和SENSE都是从在待测器件管脚（或最接近待测器件管脚）处才短接，显然这样对PCB设计不太友好，但是对于测试却有极大的益处。 两线测试存在的弊病 当VI源接入一个负载（被测器件）时，从VI源内部的输出点到负载之间会有继电器、接插件、探针、电缆等多个环节，这些环节都会表现出一定的电阻（主要体现的就是接触电阻）。由于过早的将foce和sense短接，这些电阻在电流下根据欧姆定律可知会产生电压降，即I/R Drop，采用两线测试就会影响负载两端电压的驱动和测量精度。VI源FV状态会因为这些附加电阻的存在而造成负载两端的实际电压偏低，VI源MV状态则会因为这些附加电阻导致测量电压偏高（高于负载两端的实际电压）。另外接触电阻（如继电器触点、探针、板间连接的pogo pin接触等）通常是不稳定的电阻，因此两线测试也会导致测试数据的不稳定。这些不稳的电阻在芯片测试时很容易出现机台难setup，site间良率差异大、甚至挑机台和硬件的状况，两线测试及等效电路示意图如下：   四线开尔文测试 在VI源中通常都采用四线开尔文测试的方法来消除附加电阻带来的压降，进而保证负载两端电压的驱动和测量精度。VI源输出端分为FORCE线和SENSE线，FORCE线用于电流的输入和输出，只有FORCE 线会流过负载电流 IL，SENSE线用于电压的反馈和测量，SENSE线输入端接有高阻抗输入的缓冲器，因此SENSE线中不会有电流流过，即便有附加电阻也不会产生附加电压降(可以想一下运放的虚断)。FORCE线中附加的电阻虽然会在大电流下产生附加电压降，但由于SENSE线独立接到负载两端，可以有效地扣除掉FORCE线中附加电阻和压降的作用(没有电流就没有压降)，从而保证负载两端电压的驱动和测量精度。 VI 源四线开尔文测试的示意图如下：   共地源与浮动源的差别在于共地源没有FORCE_L和SENSE_L，但其AGND和DGS所起的作用是完全相同的，只是在系统中所有VI源共用同一组AGND。因此从四线开尔文测试的角度上来说共地源源与浮动源没有本质的区别，同样可以达到精确驱动和测试的效果。 完整的四线开尔文测试 所谓完整的四线开尔文测试是指从VI源到被测器件的引脚全线实现四线开尔文测试，很多大电流参数、电压带载测试不准确和不稳定通常是由于没有完全实现四线开尔文测试所致。四线开尔文测试的原理并不复杂，但在应用时经常会因为忽略了一些细节而得不到预期的效果，例如在测试板上没有将FORCE和 SENSE线分开而过早地短接在一起；例如DGS线的接入位置不合理，与器件的地线引脚间还有一小段会流过大电流的导线；例如CP测试中大电流Pad没有出双针或多针将FORCE和SENSE在芯片PAD位置短接等，诸多的细节考虑不周都会而影响测试效果。 在设计测试板时也要注意器件周边的外围线路许多接地点，哪些应该接地线AGND哪些应该接DGS线，如果搞不清楚就要先了解一下4线开尔文的原理，否则盲目短接可能会导致参考地电压的偏移，进而影响测试精度。 正确的连接方式是芯片待测管脚和GND如果都有多个管脚的话可以各给一个Pad接SENSE_H线和SENSE_L(或DGS),其他pad分别对应接FORCE_H和FORCE_L(AGND),如果都各有一个Pad,FT测试就要将FORCE_H和SENSE_H在芯片待测PAD处短接，FORCE_L和SENSE_L在GND的PAD处短接，CP测试要看一下PAD尺寸大小是否可以做双针或多针，支持的话可以各拿出一跟针接sense线也能实现完整的4线开尔文连接，不支持出双针就将force和sense线在植针焊盘处短接，总之一句话：force线和sense要在最靠近芯片pad的位置短接，只有这样才能最大程度的消除整个连接回路的I/R Drop 。 多工位并行测试下的四线开尔文测试 浮动源在多工位并行测试下自然没有问题，但共地源在多工位并行测试下要尽可能确保每个工位要有一个独立的 DGS 信号，以实现每一工位完整的四线开尔文测试，如果系统只有一个 DGS 信号就只能保证一个工位的测试精度，其它工位由于不能完整实现四线开尔文测试而会导致测试精度变差（特别是在电流较大的情况下）。    如果是多工位位并行测试的话我们要看一下，在芯片测试中如果只有一个site测试，那么用浮动源和非浮动源的四线开尔文测试效果是一样的，因为在同一个site中基准电压0V是一样的，只有一个site的话就没有site间的干扰。  在做CP测试时有时为了做更多site，比如PMIC芯片测试或RF芯片CP只测DC参数等，我们往往会选择用数字测试机的数字通道来实现，这就有问题了，数字通道PPMU的force和sense在板卡内部就已经短在一起了，和待测芯片PAD中间有很多接触点（各连接件pogo pin接触点），如何实现电压精准测量呢，尤其是RON电阻测试，量产中光探针和芯片PAD间的接触电阻有时就足以将测试结果拉偏失效，这也是众多测试厂技术员和工程师最头疼的事之一（TMD什么破项目,对接触这么敏感）。 为了解决这个问题我们可以在设计针卡或通道分配的时给待测电阻的两个PAD各自分配两个IO通道（最好能出双针），在测电压时一根线当force驱动电流，一根线当sense加0电流测量电压，这样就能最大程度的将force线上的I/R Drop消除，即使sense线接触不好，因为没有电流所以测的电压就是芯片PAD处的实际电压，即便不能出双针也可以将回路中植针焊盘到ATE之间这一段的附加电阻影响消除，在一定程度上提升测试精度。 如图我们在测试芯片P1和P2两个PAD间的电阻时可以将用CH2加电流CH1加0电流测电压，CH4加0V电压CH3加0电流测电压，由于没有电流就没有压降，那么CH2和CH1之间的电压差就是电阻R上的真实压降，根据欧姆定律我们就能计算出电阻R= (VCH1-VCH3) / ICH2,如果P2是GND PAD那么我们只需用CH3测GND上的电压（GND探针接触引入的压降）就可以解决了。  同样我们在分析有带载测试电压的参数低良时可以先看一下硬件原理图，如果用的是模拟机台，重点检查是不是由于哪个大聪明设计板子时把force和sense线提前短接了，如果是数字机台的IO资源要检查一下是不是用的单个数字通道在测试，也可为后续优化测试方案确定方向。 芯片测试的重点在测试，前期硬件设计如果图省事“偷工减料”，那么相应的回馈就会直接体现在测试结果和良率上，得不偿失。 |
