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大规模集成电路测试方法研究-边界扫描测试方法

时间:2010-03-02 15:27来源:www.ictest8.com 作者:derek sun 点击:

  目 录
1 边界扫描测试方法 …………………………1
1.1边界扫描基本状况…………………………1
1.2 IEEE STD 1149.1 …………………………1
1.3 IEEE STD 1149.4 …………………………3
1.4 IEEE STD 1149.5 …………………………5
1.5 IEEE STD 1149.6 …………………………6
1.6边界扫描测试的发展前景 …………………9
1.7 本章小结 …………………………………9
2 全扫描可测试性实现方法……………………10
2.1为什么需要扫描测试 ………………………10
2.2可扫描单元类型 ……………………………11
2.2.1多路选择器型的触发器……………………11
2.2.2 专用时钟扫描单元 ………………………12
2.2.3 电平敏感扫描设计 ………………………12
2.2.4辅助时钟LSSD的扫描方式 ………………15
2.3如何提高故障覆盖率 ………………………15
2.3.1门控时钟问题 ……………………………15
2.3.2时钟分频问题 ……………………………16
2.3.3内部复位问题 ……………………………17
2.3.4 三态网络的DFT …………………………18
2.3.5双向引脚的DFT …………………………24
2.4 一个实现实例 ………………………………28
2.5本章小结 ……………………………………29
3 集成电路的低功耗DFT方法 …………………30
3.1测试模式下功耗比较高的原因 ……………30
3.2基于扫描设计的低功耗DFT方法 ……………31
3.2.1测试矢量的处理 …………………………31
3.2.2合理划分片上的测试资源 ………………31
3.2.3 减少测试电路节点的翻转次数 …………33
3.2.4软硬件协同测试 ……………………………34
3.3基于非扫描设计的低功耗DFT方法 ……………34
3.3.1 对测试向量处理得到低功耗ATPG …………35
3.3.2降低CUT输入端的活动性 ……………………37
3.3.3采用混合模式测试向量………………………38
3.4本章小结 …………………………………………39

1 边界扫描测试方法

  扫描技术是实现数字系统可测试性的关键技术,它包括边界扫描、全扫描、部分扫描。本章介绍边界扫描的实现方法,全扫描和部分扫描将在下一章介绍。
  边界扫描技术一开始是为了测试芯片之间的简单互连(即导线直接连接)。由于系统芯片的设计是基于IP核的设计,IP核之间的互连也可以采用边界扫描技术来实现。
1.1边界扫描基本状况
  JTAG(Joint Test Action Group,联合测试工作组)于1986年提出了一个标准的边界扫描体系结构,名叫Boundary-Scan Architecture Standard Proposal,最后的目标是应用到芯片、印制板与完整系统上的一套标准化技术。1988年IEEE与JTAG同意合作开发一个叫做IEEE 1149.1的标准,并于1990年发布了该标准[2]。
  边界扫描测试技术在降低产品测试成本,提高产品质量和可靠性以及缩短产品上市时间等方面有显著的优点。所以,边界扫描技术一提出就受到电子行业的普遍关注和广为接受,目前已得到了很多应用。现在,一些国际性的大公司如Corelis,JTAG Technology,Acculogic,Agilent等公司已经致力于开发满足相关测试协议的测试仪器和集成电路。例如,Corelis公司的产品ScanPlus包括自动边界扫描测试程序生成、边界扫描诊断、交互式边界扫描调试、CPLD和flash memories的在系统编程、用C语言编写的低级扫描函数库驱动器和JTAG在线仿真器等。
  在1149.1协议推出以后,新的标准不断推出,下面进行比较详细的介绍。
1.2 IEEE Std 1149.1
  边界扫描测试的基本原理如图3-1所示。符合边界扫描规则的集成电路除了原有的功能模块外,还要有边界扫描单元(BSC)和测试访问端口控制器(TAP Controller)。
图1-1中的移位寄存器单元插入到IC的核心逻辑与I/O管脚之间,以提供通过所有IC的一条串行测试数据通路。因为移位寄存器单元位于IC的边界处,所以这些单元被称为边界扫描单元(BSC,Boundary Scan Cell),由它们构成的移位寄存器称为边界扫描寄存器。串行测试数据的输入端被称为测试数据输入端(TDI),相应的输出端被称为测试数据输出端(TDO)。为了完成测试功能,相互连接的边界扫描单元必须具有数据移位、数据更新、数据捕获等功能,这些功能是由测试控制逻辑来控制的。测试控制逻辑由两条信号线驱动:测试方式选择(TMS)和测试时钟(TCK)。所以,整个边界扫描测试要求IC中至少有四个可利用的测试管脚,或将它们附加到其他的功能管脚上。
  边界扫描测试技术的工作原理就是:JTAG测试仪利用一个四线测试接口,将测试数据以串行方式由TDI打入到边界扫描寄存器中,通过TMS发送测试控制命令,

 

  经TAP控制器控制边界扫描单元完成测试数据的加载和响应数据的捕获。最后,测试响应数据以串行扫描方式由TDO送出到JTAG测试仪,在那里,将捕获到的响应数据与期望的响应进行比较。四个管脚TMS、TCK、TDI和TDO被称为测试访问端口(TAP, Test Access Port),全部测试控制逻辑被称为TAP控制器。
1.3 IEEE Std 1149.4
  1149.1的主要意图是是解决纯数字网络和混合系统中数字部分的可测试性设计问

题。然而,许多系统使用模拟的、数字的以及数模混合的元件。各功能器件之间的连接不仅有简单的直接导线相连,也有电阻和电容这类耦合方式,如图1-2所示。IEEE1149.4边界扫描标准协议致力于模拟互连电路可测试性设计的规范化,是直接耦合电路可测试性设计标准IEEE1149.1的扩展,它的基本思想与标准IEEE 1149.1一样。
  IEEE 1149.4边界扫描标准的总体结构如图1-3所示,它向IEEE1149.1标准结构
中加入了一些扩展结构,即模拟端口上的模拟边界模块ABM和连接在模拟测试访问端口上的测试总线接口电路。图3-3中所示的核心电路是一个模数混合电路,它分别与数字边界模块(DBM)和模拟边界模块(ABM)相连。图中画出了两个模拟管脚,在实际情况下,则可能有很多这样的管脚,对于每一个这样的管脚,则需要相同的连接方式。每一个ABM上都有3个电压值VH,VL和VG,它们是由ABM中的开关矩阵在测试过程中从相应的端子来获得的。VH是电路中最高的电平,VL是电路中最低的电平,VG则是稳定的参考电平。值得指出:这3个电平对于不同的管脚可能是不同的。在实际测试过程中,将VH和VL分别与VG进行比较,可以得到数字结果,然后将这个数字结果用到TBIC与ABM的控制电路部分,而它们的控制电路是连接在扫描链上的,这样,一个数字结果就可以和1149.1中的数字数据兼容。内部测试总线有两条,分别叫AB1和AB2。
  1149.4支持差分信号传输。当模拟测试访问端口采用差分形式的时候,就需要增加两个管脚,分别叫做AT1N与AT2N,它们需要另外一个TBIC和另外一对内部测试总线AB1N和AB2N。

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