3.测试压缩技术详解_专业集成电路测试网-芯片测试技术-ic test

在半导体芯片设计和制造过程中，测试环节是确保芯片质量和性能的关键步骤。然而，随着芯片复杂度的增加，传统的测试方法面临诸多挑战。测试压缩技术作为一种创新手段，能够有效提升测试效率，降低测试成本。本文将深入介绍测试压缩技术及其在实际应用中的优势。

1. 测试压缩的驱动力

随着芯片制造工艺和设计复杂度的不断提高，测试过程中遇到了诸多挑战：

· 工艺复杂度：导致错误类型的增加，需要更多的测试向量来覆盖各种潜在故障。

· 芯片复杂度：增加了扫描单元的数量，延长了测试时间。

· 测试向量的增加：需要更多的存储空间和更长的测试时间。

· 测试管脚的有限性：限制了测试并行度。

· 测试机台内存容量的有限性：无法容纳大量测试向量。

· 测试时间的增加：直接导致测试成本上升。

2. 测试压缩的目标

测试压缩技术的主要目标是减少测试开销，同时确保测试质量。具体目标包括：

· 减轻测试机台的存储负担：通过压缩测试向量，减少所需的存储空间。

· 缩短测试时间：提高测试效率，减少测试所需时间。

· 减少测试管脚数：在有限的测试资源下，优化测试流程。

· 保证测试覆盖率：通过压缩技术覆盖所有测试向量，确保高质量的测试。

· 提高可诊断性：确保故障的准确定位和诊断。·

3. 常用的测试压缩技术

测试压缩技术分为测试压缩和测试解压缩两部分，以下是几种常见的压缩和解压缩技术：

测试压缩技术

· XOR扫描链压缩：在扫描链尾部插入N级XOR树状结构，将扫描链压缩为1/2N。优点是压缩率高、逻辑增加少，但X态（未知态）会影响测试覆盖率。

· OPMISR（片上多输入签名寄存器）：通过签名寄存器对测试结果进行压缩，减少输出数据量。

测试解压缩技术

· 广播解压：通过广播方式将压缩的测试向量解压到多个扫描链。

· 可编程选择器解压：使用可编程选择器将测试向量选择性地解压到扫描链。

Ring Generator片上解压：通过环形生成器产生测试向量，解压到扫描链。

4. Tessent压缩模块EDT简介

Tessent是业界领先的测试压缩解决方案之一，其嵌入式确定性测试（EDT）模块能够高效地进行测试压缩和解压缩。

Tessent EDT逻辑

· 解压逻辑：将压缩的测试向量解压到芯片内部。

· 压缩逻辑：将测试结果压缩后输出，减少数据量。

· 旁路逻辑：在需要时绕过EDT逻辑，进行直接测试。

· X态掩膜逻辑：处理未知态，确保测试覆盖率。

· EDT时钟：提供测试所需的时钟信号。

· EDT扫描输入输出端口：管理测试数据的输入和输出。

· EDT更新信号：控制EDT逻辑的更新和状态转换。

· EDT旁路信号：控制旁路逻辑的启用。

Tessent EDT插入流程

1. Core外部插入EDT：将EDT逻辑插入到Core的外部，新增逻辑层次包含EDT和Core。

2. Core内部插入EDT：将EDT逻辑插入到Core内部，不增加新的逻辑层次。

具体步骤包括：

· 读入综合后的网表和DFT库文件。

· 配置扫描链和时钟信息。

· 插入EDT逻辑，进行DFT规则检查。

· 写出包含EDT的网表文件，生成测试向量。

5. 插入EDT步骤：

在实际操作中，插入EDT逻辑可以通过以下步骤实现：

1. 初始化环境：打开Tessent EDT插入功能。
2. 读入网表和库文件：导入综合后的网表和相关库文件。
3. 配置EDT模块：设置EDT插入选项，确保配置正确。
4. 设计规则检查：进行DFT规则检查，确保设计符合要求。
5. 生成测试向量：写出EDT相关网表，生成测试向量并预估测试覆盖率。

通过对测试压缩技术的详细介绍，希望能够帮助大家更好地理解和应用这一重要技术，为半导体DFT领域的发展贡献力量。

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