晶圆探针测试（Chip Probe Test，晶圆探针测试）是在晶圆切割前，对每一个裸片（Die）进行电性能和基本功能的筛选。它的作用是尽早剔除不良Die，降低封装成本、提升成品率和出货质量。

本文从CP测试的开发（软件与硬件），导入与量产几个方面进行解析：

一、CP开发的目的与意义

1. 为量产CP测试提供完整解决方案

完成：测试硬件（Probe Card、Loadboard）、测试程序（Pattern/Program）、测试方法与判定标准。
确保量产阶段能稳定、高效、低成本地筛除不良Die。

2.最大化良率、减少封装浪费，从而降低封装成本
在晶圆上就把Open/Short、功能失效、参数超差的Die挑出来，只封装“好Die”，显著节省封装材料、人工和设备费用。

3.收集工艺与良率数据，指导产线改善
按Die位置统计良率分布，帮助判断：光刻、刻蚀、注入、金属化、平坦化等哪一步出现问题。
为工艺窗口调整、光罩版次优化、设备维护提供依据。

4.保证交付给封装厂的晶圆质量
提供每颗Die的“Map”（良/不良标记），封装厂按Map只取良品Die进行贴片，避免封装无效芯片。

5.早期可靠性风险评估
部分芯片CP会做简单的老化或高低温电测，提前暴露潜在可靠性隐患（如漏电偏大、耐压偏低）。

6.为产品/工艺优化提供数据支撑，指导产线改善
通过CP良率、Bin分布、失效模式分析，反推设计/工艺问题（光刻、刻蚀、注入、金属化等），支持工艺窗口调整优化与工程改善。

7.保证不同测试站点/工厂的一致性
开发阶段确定统一硬件接口、程序版本、测试规范，方便多地量产复制。

二、CP开发调试的主要阶段与流程

Step1：需求定义与可行性评估

输入：芯片规格书（Datasheet）、IO定义、Pad坐标、Die Size信息；
工艺节点、封装形式（FCBGA、WLCSP、QFN等）可选项；
目标良率、测试覆盖率、测试成本目标。

工作内容：
测试范围：确认哪些项只能在CP进行测试，哪些DC/功能/AC要做；
评估测试可行性：Pad间距是否支持探针、是否预留测试点（Test Pad）、信号速率是否适合CP，不同的速率选择不同的针卡；
初步选定测试平台（ATE型号）、探针卡类型（Cantilever / MEMS）。

产出：
《CP开发需求规格书》《可行性评估报告》。

Step2：测试硬件设计与制作

1.Probe Card设计
根据Pad Layout、Pitch、Die尺寸设计探针排布、走线、屏蔽；

悬臂针：

垂直针卡:

MENS 针卡：

选择针型：细间距用MEMS，大Pad可用悬臂针；

考虑信号完整性：高速信号加地针隔离、差分对对称布线。

2.Loadboard / Interface Board设计

连接ATE与Probe Card，设计电源/地/信号走线、去耦电容、ESD保护；与ATE资源匹配：通道数、驱动能力、时序精度。

3.治具与定位机构

选用Wafer Chuck、真空吸附、预对位结构，保证晶圆与探针精确对位。

4.加工与组装

PCB制板、Probe Card组装、探针焊接/压接、阻抗/通断检查。
此阶段目的：做出一套物理上能与晶圆可靠接触、又能正确接入ATE的硬件系统。

Step3：测试程序开发与调试

1.Test Plan制定

确定测试策略：

DC参数：IDDQ、VIH/VIL、VOH/VOL、二极管压降、ESD结构；

DFT：Logic BIST、Memory BIST、SCAN等结构性的测试项；

Function：关键IP模块（CPU核、SerDes、ADC/DAC等）功能；

AC：简单时序/频率抽测，或只做部分关键路径。

2.Pattern / Test Program编写

在ATE开发环境中编写测试向量、时序脚本、调用测试仪器（PMU、VI源、时序发生器）；
设置测试项、上下限、Bin分类。

3.仿真与离线验证

用仿真模型或FPGA原型验证逻辑正确性，减少在机台上的试错。

首轮上机调试

在Probe Card完成后，用已知良Die/工程晶圆：

调接触：Z高度、接触力，解决部分针不接触/短路；

调位置：针扎在Pad 上的位置，是否中心或者需要偏移位置方便进行后期的封装作业与可靠性。

调电性：消除误判，确保Pass Die真良、Fail Die确有缺陷。

此阶段目的：让程序在硬件上“跑得通、测得准、误判率低”。

Step4：验证与良率评估

1.小批量晶圆验证（Pilot Wafer）

至少1–3片工程/试产晶圆，按开发好的方案全测；

统计：单颗Die良率、各Bin比例；

与预期良率/仿真/设计值对比。

2. 测试结果处理与Die Map生成

标记结果：每颗Die记录为 Pass / Fail，Fail需记录Fail Bin（如Bin 5=VDD短路，Bin 6=存储器坏块）。

生成Wafer Map：用颜色或符号表示各Die状态，例如：

绿色：Pass；

红色：功能Fail；

粉色：DFT fail蓝

色：DC fail

黄色：特定功能项失效

其他失效：等失效分类。

输出文件：Map文件（.map/.txt）、测试日志、统计数据（良率、Bin分布）。

3.不良品分析与程序优化

对可疑Fail Die做：探针痕迹、接触电阻检查；

判断是程序问题（误杀）还是真实工艺缺陷，并优化Pattern或判定标准。

4.重复性/稳定性验证

多次重复测试同一晶圆或不同晶圆，验证结果一致性；

评估探针磨损、温度变化对测试稳定性的影响。

5.良率的影响主要因数

工艺波动：光刻套准误差、刻蚀不均、金属厚度偏差、CMP凹陷/侵蚀。

设计/DFT质量：Pad设计不合理、ESD结构弱、BIST覆盖率不足，导致“本可良品”被误杀或漏检。

探针接触问题：针尖磨损、污染、Pad氧化，造成接触电阻过大或间歇性Fail。

测试程序设定：测试向量覆盖不够、判定限值过严/过松。

此阶段目的：确认开发的CP方案能在量产环境下稳定运行，并具有足够的良率分辨能力。

Step5：量产导入与标准化

1.冻结硬件和程序版本

锁定Probe Card设计版本、Loadboard版本、测试程序版本号；

建立版本管理与变更流程（ECN/ECO）。

2.编写CP作业指导书（WI）

包含：上片流程、探针卡清洁周期、校准步骤、异常处理流程、Map命名规则等。

3.培训量产测试工程师

教会如何装载晶圆、加载Map、解读Bin报表、处理Fail Lot。

4.导入量产监控系统

实时监控CP良率、Bin分布、硬件状态，设置异常报警（良率突降、接触不良率上升等）。

此阶段目的：把“开发成果”变成可长期、稳定运行的量产能力。

三、CP开发中的测试流程

四、CP开发 VS CP量产测试

晶圆测试是芯片量产的一个环节，设计会根据产品的良率与硬件投入比，是否裸DIE出货等综合因素去考虑是否需要进行CP测试。

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