 可测性设计（Design for Testability, DFT）是芯片设计中的关键技术，全称为设计用于测试。它是指在芯片生产制造过程中，由于不可避免的制造缺陷，如金属线短路、断路或掺杂浓度异常，可能导致电路逻辑故障和芯片系统失灵，因此在设计阶段插入相关测试逻辑，以便在制造过程中或之后进行测试，筛选出有缺陷的芯片，避免流入市场或客户手中。随着集成电路复杂度的急剧增加，逻辑门数量庞大，如何确保每个芯片在制造过程中正常工作成为重要课题，DFT在此背景下发挥着关键作用。测试的必要性 芯片测试是通过在芯片输入端施加已知的激励信号，并观察输出端的响应，来判断芯片是否存在故障。测试主要分为制造测试和功能测试：制造测试在芯片出厂前进行，用于筛选由于工艺缺陷导致的废片，包括晶圆测试和封装测试；功能测试则确保芯片在实际应用中的正确性，通过验证用例检查芯片设计是否100%正确。 然而，随着纳米技术的出现，芯片制造过程越来越复杂，晶体管密度增加，导致导线短路或断路的概率增大，芯片失效可能性大大提升。测试费用可达到制造成本的50%以上。  制造过程中可能出现各种物理缺陷，如互连线的桥接或断路、CMOS晶体管的栅氧短路、掩膜光刻错误和硅片缺陷等，这些缺陷会导致电气故障，最终可能引起芯片失效。在关键应用中，如医疗设备、汽车电子或航空航天，芯片故障可能导致严重后果，因此测试需在极端条件下进行。 测试成本遵循十倍原则，从芯片级到板级再到系统级，成本递增，因此尽早发现缺陷可以显著减少损失。DFT通过在设计阶段添加测试功能，使测试变得可行且成本效益高，优化了芯片制造过程，实现了品控和制造能力监控。 DFT的基本原理与概念 DFT的核心在于增强芯片的可控性和可观测性。可控性是指能够通过外部输入信号将测试激励施加到需要测试的内部逻辑节点上，使其被赋值为任何想要的值；可观测性是指能够通过外部输出端口监测内部节点的响应值，便于观测和比较。这两个特性使得测试过程能够全面覆盖芯片内部逻辑，无需关心芯片的实际功能，降低了测试复杂度，提升了设计方法的通用性。  在芯片制造过程中，缺陷可能导致故障，故障是缺陷的电气表现形式，常见的故障模型包括固定故障（如引脚端口短路到电源或地）、跳变故障和路径延时故障（如门级端口的慢升慢降）、以及静态电流型故障（导致高静态电流泄露）。如果故障能向后传播并被观测到，导致芯片行为不符合预期，则称为失效。并非所有故障都会导致失效，只有影响功能的故障才会引起问题。 主要DFT技术与方法 扫描测试是DFT的常用方法，通过将普通寄存器替换为扫描寄存器，并串联成扫描链。在测试模式下，执行移入操作将测试数据通过扫描链移入内部寄存器，使用低频时钟保证准确性；然后进行捕获操作，在功能时钟频率下捕获数据，针对固定故障使用低速时钟（10~50MHz），针对跳变或延迟故障使用系统功能时钟频率 （10MHz~GHz）；最后通过移出操作将捕获的数据移出进行分析。 内置自测试（BIST）针对存储器单元，如SRAM、DRAM，通过插入特定测试逻辑，内部生成测试向量并比较结果，检测物理缺陷如短路、断路，无需外部测试设备。  边界扫描用于验证芯片引脚连接性，通过为IO端口的每个输入输出插入扫描测试单元并串联成链，实现IO测试和板级测试。 自动测试向量生成（ATPG）则通过软件自动生成测试向量，应用于生产测试中，通过比较实际输出与期望输出判断芯片好坏。 这些技术共同解决了时序电路测试难题，并将不易测试的时序电路转换为易测试的组合电路。测试流程包括给待测电路施加测试向量，然后将输出响应与期待响应比较，一致则通过，不同则失败。 DFT的应用 DFT技术广泛应用于各类芯片，如处理器、存储器和专用芯片。例如，中科本原的实时控制系列DSP芯片凭借完善的DFT架构，集成了扫描链、BIST和边界扫描，确保了在工业控制、汽车电子、航空航天等高风险领域的高可靠性和稳定性。DFT设计提高了测试效率，降低了生产测试成本和时间，并增强了芯片在高温、高湿、强电磁干扰等恶劣环境下的抗干扰能力。它还支持芯片的全生命周期管理，从设计、制造到现场应用均可通过测试手段确保性能一致。 可测性设计在芯片制造和验证过程中扮演着至关重要的角色。通过合理的设计，DFT大大提高了测试的效率和准确性，确保每一颗芯片都能够稳定、可靠地工作。随着芯片技术的不断发展，测试技术也将进步，DFT为芯片产业的稳健发展保驾护航。 |
