 笔者在之前章节已经对ESD设计的诸多细节进行过阐述，这一期对知识进行整合，从宏观角度探讨一下全片ESD防护设计的方法论。一.设计基础 1.1 工艺 ESD与工艺的相关性很强。TTL、CMOS、BCD、SOI-BCD、异质结，这些工艺的设计方法与ESD特性都不尽相同，设计前需要摸清工艺特性，尤其对隔离，SAB（RPO），ESD Implant ，ESD mark（ID） 等关键细节要心中有数。 1.2 电路ESD设计并不是独立的一环，在设计之前需要对芯片的电路有一定认知，明晰模块域和电源域的划分、IO工作状态，电源电压等设计细节。同时对版图面积约束、PAD设计、版图布局等也要大致有数（电路和版图设计人员最好也要对ESD有一定认知）。 1.3 需求进行ESD设计前需要明确防护类型与防护等级，除了Component ESD（HBM/CDM）外，也有针对IEC-61000-4-2/-4-5，Do 160G的防护需求。设计前还需要明确芯片所需的防护等级，低等级与高等级的设计成本不一样。 1.4 应用进行ESD设计前需要考虑芯片在后续应用中所面临的其它风险。例如IO端口正负幅度的输入输出，浪涌防护，EFT防护，负载造成的倒灌/过冲等诸多情况。  图一.ESD防护前置基础。 二.设计方法 2.1 Design Window ESD设计的第一步是确立Design Window：根据IO类型、电路功能、器件、工作状态等技术要求确定Design Window。浅谈ESD防护—Design Window的确立 2.2 ESD防护全片策略 根据芯片需求与Design Window选择全片防护策略。PAD Based策略多用于工况复杂，信号完整性要求低的场景，Rail Based多用于工况稳定，信号完整性要求高的场景。浅谈ESD防护—全片防护设计策略（一） 2.3 ESD器件 ESD器件的设计有四个维度：鲁棒性，高效性，响应速度，透明度。这四个维度相互关联，需要从中平衡出最优解。 2.3.1 鲁棒性 鲁棒性是指器件对ESD电流的泄放能力，如图二所示，鲁棒性是指器件失效时的TLP电流（It2），鲁棒性越好的器件泄放能力越强。器件的工作原理，面积，版图设计等很多因素会影响器件的鲁棒性。 2.3.2 高效性 ESD器件泄放时会产生压降，这部分电压同时作用于电路内部器件。如图二所示，效率越高的ESD器件，泄放ESD时产生的压降越小，内部电路的风险越小。泄放过程中ESD器件的等效电阻决定泄放效率，等效电阻越高，压降越大，效率越低。 2.3.3 响应速度 响应速度是CDM防护的关键指标，CDM的能量远小于HBM，但是其放电速度远大于HBM，所以要求ESD器件能快速开启。寄生电容决定了器件的响应速度，寄生电容越小，响应速度越快。能从VF—TLP中V-T曲线的过冲幅度判断响应速度，过冲越小，响应速度越快，CDM防护性能越佳。要想取得优异的响应速度就要减少器件尺寸，会牺牲器件的鲁棒性和高效性。所以CDM防护一般是由二级防护单元实现，让HBM和CDM通过不同的路径泄放。 2.3.4 透明性 ESD器件需要对内部电路保持透明。ESD器件不能影响信号的电学特性。对于高速信号，ESD器件不能影响其信号完整性，对于大信号，ESD器件不能影响其摆幅，所以需要ESD器件的寄生参数足够小，漏电流足够低，且不能在正常工作条件下开启。  图二.ESD器件四大维度。 浅谈ESD防护设计—NMOS的妙用（一） 浅谈ESD防护设计—NMOS的妙用（二） 浅谈ESD防护设计—LDMOS的ESD应用（一） 浅谈ESD防护设计—LDMOS的ESD应用（二） 浅谈ESD防护设计—GCNMOS（一）浅谈ESD防护—GCNMOS（二） 浅谈ESD防护—GCNMOS(三)：GCNMOS的控制与协同 浅谈ESD防护—SCR（一） 浅谈ESD防护—SCR（二） 浅谈ESD防护—二极管的应用（一） 浅谈ESD防护——二极管的应用（二） 浅谈ESD防护—三极管的应用 浅谈ESD防护—PMOS的应用 浅谈ESD防护—电阻的妙用与失效分析 浅谈ESD防护—电容对ESD的影响 这里解释个概念，Power Clamp是功能名称，用来实现VDD—GND泄放的器件都可以被称为Power Clamp，并不特指某种器件，所以只要情况允许，任何ESD器件都可以用做Power Clamp。 2.4 模块防护设计 现在的芯片越来越复杂，ESD防护需要考虑不同功能域间的泄放通道，模块间插入CDM防护单元，不同电压域的隔离，Power Clamp的交叉泄放，高低电压域间的Common ESD Rail等细节。 浅谈ESD防护—跨电压域ESD设计（一） 浅谈ESD防护—跨模块ESD设计 2.5 版图规划 版图是ESD防护中的重中之重，ESD器件毗邻PAD，需要保证足够的过电流能力，同时芯片最外侧需要建立ESD Rail Ring，确保PAD-PAD 泄放时寄生电阻足够低。浅谈ESD防护—版图设计（一） 浅谈ESD防护设计—版图设计(二) 浅谈ESD防护—版图设计（三） 2.6 中间结点判定目前所有的ESD测试规范都是两引脚测试，这种情况下势必要考虑中间结点的问题。尤其是Stack ESD、高低压混合、正负压防护等情况。下面举两个例子：  图三.高低压混合ESD防护电路中间结点示意图。 如图三所示：对HVIO和LVIO进行ESD测试，HV端口的工作电压是45V，HVESD的触发电压是60V，LV端口的工作电压是5V，LVESD的触发电压是8V，两个端口的ESD单元通过Common GND进行连接。测试时HVIO到LVIO两个端口间的压差为68V，HVESD到GND的压差是60V，LVIO到GND的压差是8V。只要保证HVIO到LVIO这条通路上总的耐压超过68V，HVIO到GND之间的耐压超过60V，LVIO到GND之间的耐压超过8V，所有的电位差都处于SOA内，这次测试就处于安全的状态。这也引出了一个设计规范：低压域的信号不能直接控制高压域，反之高压域的信号也不能直接控制低压域。这样做能避免HVIO与LVIO在ESD时的失效风险。  图四.三极管对管输入中间结点示意图。 如图四所示为常见的三极管对管输入电路，两个对管间发生ESD时，如果： ESD Trigger Voltage＞BVeb 那么A点就会成为ESD泄放的中间结点，两个对管N1的基级P+/射级N+—N2的射级N+/基级P+就会取代ESD防护单元成为新的泄放通路，ESD电流会进入芯片内部，失效风险骤增。所以三极管的对管输入需要建立额外的ESD通路。这两个例子表明了设计ESD通路中间结点的重要性，ESD测试中两个PAD间众多中间结点的电压是变化的，所以要考虑压降的分配，如果分配错位就会带来风险。 2.7 特殊设计需求 2.7.1 System ESD System ESD主要有空气放电、接触放电、浪涌。System ESD的能量远大于Component ESD。针对空气放电、接触放电需要建立足够强大的ESD单元，有时会采用级联结构或功率电阻来增加防护能力。（具体防护方法笔者日后会阐述）。 2.7.2 正负幅度输入输出在某些总线收发端口上会产生高于VDD或低于GND的正负幅度大信号，针对该类端口需要采用特殊的ESD结构。（具体防护方法笔者日后会阐述）。 2.7.3 过冲/过流抑制某些芯片在应用过程中需要ESD单元对端口负载造成的过冲或过流进行抑制，这类ESD单元的设计要额外考虑其电学参数。 2.7.4 SIP设计芯片进行SIP设计时，需统筹多个芯片间的ESD防护设计。随着现在SIP的工艺越发先进，SIP的复杂程度越高，对可靠性的考验越大，尤其是硅基芯片和第三代半导体芯片的关联防护设计，两者工艺差异大，工况复杂，所以技术要求更多。浅谈ESD防护—SIP的ESD防护难题（一） |
