 各位读者是否在芯片ESD设计中遇到过以下情况：1. 同样的ESD保护单元，在其他芯片上使用正常，但在某款芯片上会出现管脚无法达标？ 2.同样的ESD保护单元，为什么管脚之间防护能力差距较大？ 3.为什么ESD单元标称可以达到4kV HBM甚至更高，但在芯片上总是有管脚甚至达不到2kV HBM？ 根据笔者的经验，建议遇到这些情况应该检查芯片失效管脚对应的ESD放电回路的动态电阻(Dynamic Resistor)。 动态电阻(Dynamic Resistor)是什么？ 动态电阻可以简单理解为ESD放电回路上的总阻抗：因为ESD放电作为一种相对高频的脉冲，它会受到ESD放电回路上电阻、容抗、感抗的影响，这里简单归结为阻抗，这个动态电阻的阻值与版图寄生提取出的阻抗存在一定差异，且与方块电阻计算出的回路电阻差异更大。 ESD动态电阻可以非常直观的通过TLP曲线反映出来。站长在前面的文章中简单介绍了TLP测试，作为ESD设计中最有用的工具之一，TLP测试被广泛应用在ESD设计、测试、失效分析中。本文仅简单探讨TLP测试在ESD动态电阻测量方面的应用。 TLP I-V曲线与ESD设计窗口的关系可简单表示如下：  图一.TLP曲线与动态电阻的关系。 左边绿区是端口的工作电压区，右边红区是端口的失效电压区。绿区与红区中间就是端口的ESD设计窗口。 动态电阻RDYN就是TLP曲线越过紫色点(Holding点)，进入ESD泄放阶段之后，I-V曲线斜率的倒数，既： RDYN=ΔV/ΔI 其中：红色虚线表示动态电阻为0.5Ω的放电曲线；绿色虚线表示动态电阻为1Ω的放电曲线；蓝色虚线表示动态电阻为2Ω时放电曲线。 在上图中可以很明显看到动态电阻对ESD放电能力的影响：动态电阻越大，ESD能力越弱；动态电阻越小，ESD能力越强。所以在很多ESD设计者口口相传的秘笈中都有一条大家知道，但很难遵守的规则：每一条ESD回路上的动态电阻不能大于1Ω。 为什么很难遵守呢？在笔者的ESD设计生涯中遇到过无数次受封装最大面积约束、信号完整性、高低压隔离距离、IO抽头位置等诸多状况的影响，使得ESD放电回路的布线总是无法以最理想的方式实现。而且对于多人协作的版图设计模式，很多时候ESD回路的设计充满了妥协，以至于1Ω的动态电阻很难实现。笔者设计生涯中设计过ESD的芯片中，所有管脚皆能满足要求的屈指可数，但这些芯片都能满足指标。 （编者按：容抗与感抗，乃至版图造成的阻抗不连续，这些都会影响动态电阻的大小，如果要深究ESD的动态电阻，这是个极其复杂的工程。） 为什么要求是1Ω呢？ 其实这是一个很粗糙的经验，笔者根据自己的经验对这个问题进行简单分析： 动态电阻1Ω就意味着对于这个放电回路，电压每增加1V，ESD电流便可以多1A。因此对于有强回滞(snap-back)的器件，诸如GGNMOS、GRNMOS、GCNMOS、LVTSCR等器件，其回滞电压往往大于2V，因此在放电I-V曲线触碰到红区之前能很轻松走掉2A以上的电流，从而达到HBM 2kV以上的条件。 但在不满足1Ω条件时，该怎么评估动态电阻的大小是否合适呢？可以简单进行一个估算。 一般FAB的PDK里的ESD设计指南都附有ESD保护单元的TLP测试曲线，其提供了器件的Holding Voltage（VH）与Holding Current（IH）。对于各个端口，需要结合实际电路情况与电路设计人员确认各个端口的ESD设计窗口，其中需要重点关注红区的破坏电压的下限BV。对于一个要求2kV HBM的端口，可以用如下的公式进行估算： RDYN=(VH-BV)/(1.5-IH) 这样就可以预估在ESD电流走掉1.5A时，在该回路上可以容许的最大动态电阻值。用该结果去指导版图的布局布线设计，以及与后仿真提取的参数做对比，根据笔者的经验，这个公式是比较准确的。 以上内容主要针对PAD BASED的防护策略。对于很多先进工艺，大多采用RAIL BASED带RC触发的Power Clamp结构，其端口的ESD响应曲线的差别在于：ESD器件的开启点不再位于绿区右侧的ESD设计窗口中，而往往位于绿区内部，且其开启曲线类似于理想二极管，不存在HOLD点。那么上面公式中VH直接替换为power clamp曲线的开启电压Vtrig即可。 总结 TLP测试作为ESD设计人员最有用的工具之一(其实笔者认为可以把“之一”二字去掉)，它的结果反映了很多ESD设计上的特点，以上内容只是其中的一个用法而已。 |
