 对ESD的需求已在变化  指定芯片承受静电放电 (ESD) 能力的标准一直在发生变化 - 在某些情况下变得更加严格，而在其他情况下则变得宽松。ESD 保护已经从一刀切的方法转变为信号的使用有助于确定应获得哪种保护的方法。 保护芯片免受ESD损坏一直是 IC 设计的一个长期组成部分。要求和电路多年来一直保持稳定，因此只需插入 IP 即可继续。直到大约 10 年前，大多数设计人员才需要花费更多精力来做出与 ESD 相关的决策。而回头再看，这种情况一直在改变中。 随着硅工艺的进步，当我们更仔细地观察数据时，我们在某些情况下可能对自己太苛刻了。我们可能需要为其他人提供更多保护。  使用电子显微镜识别ESD损坏 芯片和系统 两个级别的范围：芯片和系统 不同组织有两套不同的 ESD 标准，它们代表了截然不同的关注点。在最低层面上，如果制造过程中发生 ESD 事件，芯片可能会损坏。因此，JEDEC 和 ESD 协会 (ESDA) 针对芯片所有引脚的 ESD 保护制定了一系列规范。这些额定值仅适用于将芯片放置到电路板上的情况。之后，引脚就不再那么脆弱了。 重点是确保芯片不会失败。 虽然组装板可能比单个芯片更坚固，但 ESD 仍然是系统级的一个问题。在这种情况下，问题不在于制造，而在于实际使用。如今的现实情况是，客户期望获得高 ESD 保护，尤其是在具有大量人机界面的应用中。 芯片级 ESD 处理芯片上的每个信号，而系统级 ESD 只关注发送到外界的信号。如果有人在铺着地毯的地板上拖着脚步触摸 USB 和 HDMI 等面向消费者的信号，这些信号可能会受到影响。系统级 ESD 由一系列 IEC 61000 规范指定。 尽管先进封装存在一些灰色地带，但芯片级和系统级保护的规格和测试方法是不同的。（本文的重点是严格的芯片级 ESD，如 JEDEC/ESDA 规范所述。） 这两个层面之间存在相互作用。更多芯片级保护可以使系统级保护变得更容易。保护系统需要添加分立的无源器件，因此会影响物料清单 (BOM)。“更高的on-chip ESD 意味着更少的外部分立器件,"。如果芯片承担更多的保护负担，则需要更少的无源器件，从而减少 BOM。 挑战在于，随着工艺尺寸的缩小，芯片级 ESD 保护会占用更多的面积。ESD 和闩锁专家认为：“先进的硅材料太贵了。” 因此，对更多芯片级保护的渴望与提供这种保护的成本之间存在着推力和拉力。 Imec ESD 团队负责人曾 示，对于确实不想处理系统级 ESD 的客户，可以通过将瞬态电压抑制器 (TVS) 与芯片共同封装来提供成本较低的芯片级 ESD 保护。从外面看，它看起来就像一个单一的High-ESD 芯片。在内部，使用廉价的 TVS 代替昂贵的on-chip ESD 电路。 三个可靠性问题 三个可靠性问题：ESD、EOS 和闩锁 虽然这里的重点是 ESD，但它与其他两个可靠性概念 — 电气过应力 (EOS) 和闩锁(latch-up)密切相关。 比如这些问题都是现在所谓的“电致物理损坏”或“EIPD”的各个方面。此一般类别旨在提供更好的故障分析 (FA) 统计数据。先进节点的引脚变得更加脆弱：“ FinFET和GAA器件由于垂直电阻较高，更容易发生闩锁。尽管还有其他触发因素，但它可能是由 ESD 引起的”。 正如上面所描述的那样，损坏的部件将被退回进行 FA，经过第一次检查，原因可能会被列为可能由 ESD 引起。但全面调查可能无法证实这一诊断。更令人困惑的是，初步诊断通常不会更新以反映最终结果。他怀疑 ESD 故障因此被高估了。因此，EIPD 类别提供了更普遍的首次诊断，不会使报告对任何可能是根本原因的 EIPD 因素产生偏见。 ESD 是指问题发生的机制。一些人认为，可能的结果之一是 EOS，而有些人确实认为 ESD 是 EOS 的子集。其他人则将它们视为独立的。有经验者认为ESD是纳秒级事件，而EOS是毫秒级事件。闩锁（latch-up)还可能导致 EOS，而如果设备上电，则 ESD 可能会导致闩锁（latch-up)。现在执行通电时的 ESD 测试，以确保不会导致闩锁。因此，虽然这三种现象被视为截然不同，但它们却相互影响。  检测ESD可能很困难，在上图案例中你只能通过显微镜看到损坏情况 三种ESD模式 三种 ESD 模式发展成二种模式 传统上存在三种不同的 ESD 模型：人体模型 (HBM)、充电器件模型 (CDM) 和机器模型 (MM)。它们受不同的 JEDEC 标准管辖：HBM 和 MM 受JS-001涵盖；JS-002涵盖了 CDM 。ESDA 过去一直维护自己的规范，但在 2010 年，两个组织开始协调其规范以避免混淆。 HBM 试图模拟人类触摸芯片如何传递能量。当电荷耗尽时，电流会在引脚处产生中等电压并产生长尾。相比之下，机器人测试和装配数量的增加使得 CDM 变得越来越重要。该模型注入电流的速度要快得多，在第一个脉冲后振铃而不是缓慢衰减。 与此同时，业界已经淘汰了MM模式。正如 JEP172 中所述，“JEDEC 与工业委员会合作……强烈建议停止用于 ESD 组件资格要求的机器模型……在器件级别，MM 相对于 HBM 是冗余的，因为它产生相同的故障机制，并且这两个模型通常跟踪彼此之间的鲁棒性和故障模式产生......测试方法被错误地命名为“机器模型”，尽管模型与实际机器引起的设备故障之间没有建立牢固、独特的联系。 虽然 HBM 和 CDM 都是活跃的规范，但不同的应用程序和技术将优先考虑其中之一，而 CDM 似乎越来越受到关注。对于具有 finFET 的器件，主要关注的是 CDM。相比之下，汽车制造商则同时关注 HBM 和 CDM。  不断发展的规格 持续讨论带来的主要变化之一是不再要求每个引脚采用相同的规格，HBM 的规格为 2 kV。事实上，汽车行业已经推出了自己的 CDM ESD 规范AEC-Q100-011，其中包括对角引脚进行更严格规范的选项，因为“角引脚销钉（corner pins) 更有可能被击中。” 还有一个 HBM 规范AEC-Q100-002，它在很大程度上反映了 JEDEC 规范，尽管有一些程序修改。 但更多的变化正在发生。ESD 行业委员会已主持有关 ESD 要求进一步变化的对话。该委员会不是经过认可的标准机构，但它正在与 JEDEC 合作游说降低电压水平。造成这种情况的部分原因是，在对数十亿台设备进行测量后，传统级别的故障很少。 这就提出了一个问题：标准是否过于严格。“没有人能准确解释为什么它是 2 kV。他们正在努力达到更现实的水平，”。当我们使用 0.5 微米工艺时，击穿电压更高。“如果没有 ESD，0.5 微米技术在 20 V 电压下就会失效，今天，它更像是 4 V。” 虽然这使得晶体管更容易受到攻击，但也使得提供高达标准的保护变得更加困难。 “ESD保护窗口”是指引脚上的最高工作电压与击穿电压之间的差距。这是保护电路必须覆盖的范围。随着击穿电压下降，“ESD 保护窗口变得非常小”。由于击穿电压较低，可能不再可能使用单个晶体管或其他组件作为保护。“需要更多的器件来防止高级节点上的 ESD，虽然芯片可能能够承受旧工艺上的高电压，但它不能承受新工艺上的高电压。因此，需要的不是一个设备，而是多个设备的堆栈。虽然整体电压保护保持不变，但该电压会分散到多个设备上，以防止其中任何一个设备损坏。  图1：有必要在先进节点使用多个ESD保护器 这些器件中的每一个都必须能够处理 ESD 事件产生的高电流，因此每个器件都必须很大。结果，整个电路消耗了大量昂贵的硅。 ESD 事件不知道也不关心设备是基于什么工艺构建的，因此很难仅降低高级节点的电压规格。如果较低的电压在高级节点上足够好，那么在较旧的节点上也应该足够好。 尽管向较低水平的推动是由数据驱动的，但有些成熟的公司已经达到了比提议的新公司更高的水平。出于竞争原因，即使标准发生变化，他们也不愿意减少数量。“一些客户正在推动更高的水平，因为这是一种竞争行为。这可能会让其他可能因此失去socket的公司陷入困境。“如果您是一家拥有 4kV 保护的已成立的老公司，而一篇论文称您只需要1kV，那么选择设备的人可能仍然会选择 4kV 部件，只是因为它的数字更高”，因此，新的、较低的标准需要很长时间才能生效。 每个芯片级标准（适用于两种型号的 JEDEC 和 AEC）都提供了测试方法和芯片分类方法，以及每个规格的评级系统。表 1 总结了这些内容。该标准不需要任何芯片。他们仅提供评级。由客户决定他们的需求。 CDM 测试似乎相对令人担忧，因为业界发现很难以可重复的结果进行测试。还有许多变量会影响测试，例如包装的大小。目前正在努力改善这种情况。 还有一类引脚也受到特殊对待——模拟和射频引脚。电容式 ESD 保护电路会影响信号的行为，使其难以提供全面的保护。“射频是最困难的事情，人们无法承受任何额外的电容。你无能为力。这是不可避免的。客户明白这一点。”  表1，Comparisons of JS-002 and Q100-11 qualification levels 先进封装的 先进封装的影响 这将我们带到了芯片/系统的灰色地带——先进封装。只有最大的公司才在早期阶段制造这些设备，而且进展并不总是顺利。因为有些人遇到了 ESD 和闩锁问题。 芯片级保护的想法是确保芯片能够在系统制造过程中幸存下来。系统级 ESD 背后的理念是在设备的使用寿命内保护设备。对于芯片级，所有引脚都容易受到攻击。但对于系统级来说，只有退出系统的信号才容易受到攻击。 这就建立了一个系统级概念，其中暴露的信号需要高度保护，但内部信号不需要。它可以应用于先进封装，其中封装内的芯片到芯片连接可能需要比离开封装的信号更低的保护。“通过先进的封装，芯片间信号可以减少 ESD”。 但从外部看，外部信号看起来就像任何其他芯片信号一样，并且当封装安装在板上时，它们需要在制造过程中幸存下来。因此芯片级和系统级 ESD 概念都适用于此。 尽管如此，事情还是没那么简单。单片芯片有一个硅后组装步骤，即将它们安装到电路板上。先进封装中的芯片有两个步骤：将芯片与其他芯片组装成先进封装的步骤，然后将完整的先进封装组装到电路板上的步骤。 第二步意味着面向外部的信号必须具有标准芯片级保护（或更高级别）。但是，如果内部信号仍需要在封装组装过程中幸存下来，那么它们如何才能具有较低的 ESD 保护呢？先进封装发生在大型代工厂或封装厂内，这些工厂或封装厂的环境控制得非常好，这比电路板组装厂可能拥有的条件要好。因此，未离开封装的芯片信号的 ESD 水平合理地低于将离开封装的芯片信号。 然而，这并不意味着内部信号不需要保护。尽管他们可能不需要全面的解决方案，他们仍然需要二级 CDM 保护。 有人提出在内部信号上指定 ESD 的另一个实际限制，其中许多信号通过微凸块连接到内插器。此时无法测试微凸块信号，因为它们太小且彼此距离太近，无法将 ESD 事件隔离为单个信号。  保护电路正在发生变化 ESD 保护电路多年来一直保持一致，但久经考验的方法不再那么可靠。“由于设计规则和更高电阻的金属触点等因素，ESD 电路的设计变得越来越复杂”。 传统电路通常依赖于众所周知的接地栅极 NMOS (ggNMOS) 晶体管的快速恢复行为。但晶圆间的差异现在已经足够高，以至于有人说它不再是 finFET 或绝缘体上硅 (SOI) 工艺的可靠机制。此外，故障电流较低，漏电较高。关于前进的最佳方式有两个主要阵营。其中一种提倡使用堆叠二极管来处理更高的栅极电压和大量电流。这些二极管从引脚连接到任一轨，并且由有源轨到轨钳位器支持，因此这种方法被称为“基于轨”。 另一种方法是使用某种类型的快速恢复装置，例如可控硅整流器（SCR，也称为“晶闸管”）。这种方法称为“基于垫(pad)"。SCR 可以以更小的结面积处理相同的高电流，从而减少泄漏。但SCR 已不再适用于最先进的节点，虽然 ggNMOS 晶体管仍然可用，但它们必须非常大才能正常工作。但有时它们是需要的：“然后你就可以拥有‘故障安全’I/O，他指的是某些系统级规范提出的要求。 基于pad方法仍然具有轨到轨夹具，但它不像基于轨的方法那样有助于pad保护。 虽然这些电路可以保护任一ESD模型，但通常会有一个电路尺寸适合 HBM，另一个电路尺寸适合 CDM。如果担心击穿，在任何一种情况下都可以添加串联电阻，以帮助分压总电压。 另一个变化是将保护电路移至电路的核心，而不是严格放在外围。这可能需要保护一些精密的内部电路。“一些保护电路将进入超敏感器件的芯片中。  硅片前测试ESD 可以在硅片制造之前验证 ESD 保护电路。验证工具的目标是为测试条件提供自动化，但这对于 HBM 来说比CDM 容易得多。CDM受其环境影响，因此需要芯片和封装基板信息才能进行合理的模拟。此外，峰值电流发生得非常快，因此真正的仿真需要完整的瞬态分析。 不是尝试自动执行困难的模拟，而是使用物理和电气规则作为正确 CDM 保护的代理来执行规则检查。该方法不适用于整个芯片，但当存在 ESD 电路可能影响信号行为的特殊引脚（如 RF 引脚）时，此分析有助于在单引脚基础上找到最佳平衡。 规则检查并没有给出定量的答案。然而，它向设计师指出了可能需要更多关注的领域，“这需要大量的设计师和 ESD 专业知识”，“类似的方法”，“分析工具可以转储大量违规细节，它们也可以在布局上看到”，以便设计师明确知道哪里可能需要改进。 还有一种趋势是进行多芯片分析，这对于先进封装尤其重要，但这种方法还处于早期阶段。“现在这样做法非常临时，没有标准化，动态分析也在尝试：“大多数人都做静态分析，有些人也在做动态的事情。” ESD 曾经是专门从事该专业的部门的专家的领域。“人们一直将 [ESD] 视为别人的问题，”但这种情况已在改变。“越来越多的设计团队拥有 ESD 专家，“人们对 ESD 和闩锁现象越来越重视。不再是公司里的一位专家了。这正在成为一项共同的责任。”  |
