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芯片中的“层”,“层层”全解析

时间:2026-05-11 22:23来源:元器件封装测试之友 作者:ictest8_edit 点击:

 

前言集成电路(芯片)是以光刻为核心的逐层制造工艺,“层” 是芯片技术最核心的概念之一。媒体常说美光 176 层 3D NAND、三星 200 + 层闪存,这里的 “层” 究竟指什么?芯片里到底有多少种 “层”?本文从科普视角,不搞晦涩术语,只用通俗逻辑,把芯片所有 “层” 的概念一次性讲透。

要懂芯片的 “层”,先懂制造逻辑:光刻按芯片设计布图(Layout),一层一层把不同材料 “印” 在硅片上,最终堆叠出立体电路。本文不赘述光刻细节,仅用两张核心图说明:



图1.光刻工艺过程的示意图



图2.多次光刻工序“堆叠”形成立体的电路结构

简单说:设计有多少层掩膜,制造就做多少层材料,最终堆出芯片的 “立体骨架”。一个芯片含数十亿至百亿级晶体管,全靠逐层制造、互连打通功能,晶圆上所有芯片更是同步批量成型。


一、先分清两个核心:材料介质层 VS 电路层


芯片制造的本质,是按设计布图,在硅片上逐层做 “材料图形”。对应图 3 能清晰看到:设计布图的每一层彩色图案,都会在硅片上变成一层实体材料。

1. 材料介质层:芯片的 “物理积木”

我们把硅片上每一层由半导体、绝缘、金属等材料构成的图形层,统称为材料介质层。常见类型:P 型硅衬底层、N 型扩散区层、氧化膜绝缘层、多晶硅层、金属连线层……核心逻辑:设计布图有多少层,硅片上就有多少层材料介质层(工艺调整可能略增)。这些层层层叠加,构成晶体管、存储单元、电阻、连线、引脚等所有电路元器件。
 



图3.芯片布图中的晶体管与硅片上制作而成的立体的晶体管的对应示意图

2. 电路层:芯片的 “功能平面”

从材料看,芯片是立体堆叠的;但从电路功能看,所有元器件都平铺在硅片表面,是二维(2D)分布。我们把这一整层实现完整电路功能的元器件层,称为电路层。对应图 4:材料层是纵横交错的 “立体线条”,电路层是平铺的 “一层功能电路”—— 这就是最早期的平面芯片(2D 芯片)

一句话区分:材料介质层是制造的 “物理层”,电路层是功能的 “逻辑层”


图4.芯片微观示意图 (从材料介质层角度看是纵横交错的线条,从电路层角度看是平铺在硅片上的一层电路元器件)
 

二、再看器件结构:平面器件 VS 侧向器件

电路层里的元器件,经历了从 “躺平” 到 “站立” 的进化,核心目的是缩小面积、提升集成度

1. 平面(Planar)结构器件

早期传统结构:元器件平躺在硅片上,所有结构横向铺开。优点是工艺简单,缺点是占面积大,集成度难提升。

2. 侧向(Sideways)结构器件

当尺寸缩到极限,业界把元器件竖起来(垂直方向布局),同样功能占面积大幅缩小。很多人叫它 “3D 器件”,但本质上:无论平躺还是站立,都只在一层电路层里,还是二维分布,没有真正的立体堆叠。对应图 5(晶体管)、图 6(闪存单元):侧向结构只是器件自身 “立起来”,不是多层电路堆叠。
 

图5.平面和侧向的晶体管结构
 



图6.平面和侧向的闪存单元结构
 
早期芯片工艺,一片硅片只做一层电路层,做完直接划片、封装 —— 这就是最经典的平面 2D 芯片。

三、封装堆叠:多层芯片拼出 “伪 3D”


工艺进步后,为进一步缩小尺寸,业界先在封装环节玩起了 “堆叠”,这就是多芯片堆叠封装技术
1. 早期邦定(Bonding)堆叠:把多个芯片裸片上下叠放,用引线连接信号,最后封装成一颗芯片(图 7a);
2. 先进 TSV(硅通孔)堆叠:用硅通孔直接打通堆叠芯片,连接更紧凑、性能更强(图 7b)。
这种芯片内部有多个电路层,看似是 3D 芯片,但本质是 “芯片 + 芯片” 的封装堆叠,不是在制造阶段直接做出多层电路 —— 因此称为伪 3D 芯片


四、晶圆级堆叠:制造环节做出 “真 3D”

真正的技术革命,是在硅片制造阶段,直接堆叠多层电路层:做完底层电路,不划片、不封装,直接在上面继续做第二层、第三层……这种晶圆级直接堆叠多层电路的技术,才是真 3D 芯片
目前这项技术最成熟、最普及的应用,就是3D NAND 闪存—— 因为存储单元结构规则、适合垂直堆叠。


关键结论:3D NAND 的 “N 层”,指 N 个电路层!

美光 176 层 3D NAND、三星 200 + 层 V-NAND,这里的 **“层”= 垂直堆叠的电路层数 **。
· 2009 年:2 层电路层;
· 进阶:24 层→64 层→96 层→128 层;
· 现在:美光、三星量产 176 层,下一代直奔 200 + 层。
对应图 8:3D NAND 就是把闪存电路层,像盖楼一样垂直叠起来,层数越多,存储容量越大、性能越强。
 


图7.多芯片堆叠封装示意图(来源:Jin-Fu Li,EE,NCU)
 


图8.3D NAND闪存芯片的多电路层堆叠结构示意图
 
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