 在探索提升RC性能、缩减面积、降低成本及优化功率效率的途径中，结合可图案化金属（例如钌Ru）的半镶嵌（semi-damascene）技术展现出为互连提供缩放解决方案的潜力。半导体技术的一个重要转折点发生在1997年，当时CU双大马士革（DUALdamascene）集成方案被引入逻辑与内存芯片的后段工艺（BEOL）中。这一创新标志着从传统的减法铝图案化向湿法工艺，包括铜电镀和化学机械抛光(CMP)的转变。这一转变的核心驱动力是应对铝基互连中日益增长的RC延迟问题，该延迟源于电阻电容(RC)乘积的增加。CU双大马士革因其成本效益及在BEOL多层堆栈中的适用性，为众多后续的逻辑和内存技术发展铺平了道路。 然而，随着关键BEOL层内金属间距预计将在未来几年内缩小至20纳米以下，CU双大马士革技术将面临挑战。当金属线尺寸接近铜的电子平均自由程时，RC延迟将急剧攀升。此外，铜金属化过程所需的屏障层、衬垫及覆盖层不仅增加了工艺的复杂性，还占据了宝贵的导电面积，限制了互连金属的有效利用。这些挑战促使芯片行业探索在紧密金属间距下性能更优的替代金属化方案。 2017年初次提交专利后，imec在2020年向半导体行业推出了名为“半镶嵌”（semi-damascene）的新型金属化概念。与基于铝的金属化相似，半镶嵌集成始于首个局部互连金属层的直接图案化（即减法金属化），这要求使用如钨W、钼Mo、钌Ru等可图案化金属。随后，以单镶嵌方式图案化连接至下一互连层的通孔：在电介质中蚀刻的孔被金属填充并过度填充，直至在电介质表面形成金属层。接着，对该金属层进行掩蔽和蚀刻，形成与第一层正交的第二互连层线条。半镶嵌技术的价值主张极具吸引力，它被视为一种可扩展至多层的双层金属化模块，具备成本效益。减法蚀刻技术能实现比传统铜互连更高的金属线纵横比(AR)，进而改善电阻。在电介质方面，金属线可与气隙结合使用，而非低k电介质间隙填充，因为气隙提供了更低的介电常数，从而减小了层内电容。除了RC效率的提升，半镶嵌还省去了金属CMP步骤，简化了工艺流程并优化了线高控制。此外，难熔金属的使用也带来了诸多优势，如可能无需阻挡层即可使用，提供低通孔和线电阻，更耐电迁移，且在尺寸缩小时总体上展现出比铜更低的电阻。  一项有前途的颠覆性技术 自imec提出半镶嵌集成概念以来，众多机构纷纷投身于相似创新方案的探索之中，借助模拟与实验手段不断取得稳步前行。目前，该方案的首要步骤——第一金属层的减法蚀刻技术，已在多次会议中被多个组织成功展示并报告。实验数据清晰地揭示，即便在线纵横比（AR）约为2的适度条件下，采用减法蚀刻的钌（Ru）替代铜（Cu）作为首个局部互连层材料，已能带来诸多显著优势。展望未来几代技术，AR有望进一步提升至3乃至6，并可通过多层局部金属层的堆叠组合来强化这些优势。日益丰富的研发成果正不断证实，半镶嵌技术无疑为互连缩放提供了一条切实可行的路径。 然而，与此同时，围绕这一技术的疑问也随之浮现。当前，业界正审慎考虑将第一代半镶嵌工艺推进至开发阶段，即正式投产前的关键筹备期。与任何新兴技术相同，半镶嵌集成的推进不可能一蹴而就。它彻底革新了BEOL的传统制造工艺，不仅要求全新的工具与材料，还可能隐藏着尚未在研发阶段被充分识别的缺陷机制。因此，只有当这项技术能够历经数代技术的迭代与考验，其投资的价值方能真正显现。尽管目前关于单层金属层实施的第一步已有了详尽的记录，但对于如何实施两层乃至多层集成方案——这些方案能够充分发挥半镶嵌技术的潜力与优势——的讨论却相对匮乏。鉴于此，imec积极呼吁研发界展开深入交流，共同填补现有的知识“空白”，并在互连技术领域的专业会议上分享关于多层集成的宝贵见解。 imec 互连路线图 Imec 建议分阶段推进半镶嵌技术的后续几代发展。预计第一代半镶嵌技术将应用于imec的A10或A7逻辑技术节点，届时最关键的互连金属间距将达到18纳米（见图2）。在这一阶段，GAA纳米片集成预计将占据主导地位，而CFET技术尚未成熟。因此，引入半镶嵌技术将成为芯片制造商面临的主要变革。Imec提议在M0层（即中线层）中首次采用减法蚀刻的钌（Ru）作为局部金属层。第一代产品将采用金属线纵横比（AR）为2的设计，略高于当前主流的铜（Cu）线AR（约1.6）。结合钌在无阻挡层、紧密金属间距下的优越性能，这种方法在电阻和可靠性方面已超越铜材料。  进入第二代，imec的目标是将M0互连线的AR提升至3，以进一步降低电阻，并尝试将M0与无阻挡通孔相结合。然而，较高的AR往往会增加层内电容，因此这一代技术需要采用气隙而非低k介电间隙填充。气隙不仅能提供较低的介电常数，还能避免“间隙填充难题”——即难以均匀地将电介质填充到狭窄的沟槽中。  通过半镶嵌方式添加通孔和第二层金属层，第三代将实现真正的半镶嵌集成，涵盖M0和M2这两个BEOL中最关键的局部金属层。而第四代可能会引入更多的半镶嵌层，AR将逐渐增加到4、5甚至更高（具体取决于技术可行性）。当与气隙结合时，预计最高可实现约AR=6，与其他技术选项相比展现出显著的RC优势（见图3）。从长远来看，imec设想的第五代技术中，替代金属将纳入半镶嵌路线图，包括可图案化的二元或三元化合物，这些材料在紧密的互连间距下具有比单一金属更优的品质因数。 因此，半镶嵌工艺有望成为BEOL制造的下一个重要转折点。它不仅在电阻、电容和面积消耗方面具有显著优势，实验和模拟结果还表明，与铜双镶嵌方案相比，半镶嵌工艺在功耗和热性能方面同样表现出色。同时，上述分阶段实施策略将有助于最大限度地降低新技术引入所带来的风险。 实现先进半镶嵌工艺 尽管第一代和第二代半镶嵌技术已步入开发阶段的门槛，但要展现和完善后续世代的半镶嵌技术，仍需深入探索。当前面临的主要挑战涵盖多层半镶嵌集成的工艺优化、纵横比（AR）的提升，以及第五代新型金属材料的探索。 imec研究团队近期分享的进展不仅致力于填补现有知识的空缺，更旨在激发业界讨论，并诚邀其他研究机构携手共进，共同推动整个生态系统的进步。 关于多层集成方案，半镶嵌技术本质上是一种可扩展至多层的双金属层集成方法。然而，多层方案的工艺优化仍处于萌芽阶段。实现这些方案的最佳路径何在？应选用哪些光刻与蚀刻工艺、硬掩模及抗蚀剂材料？如何确保后续BEOL层中极窄互连线的通孔实现精准连接？ 为解决上述问题，imec早前提出了全自对准通孔（FSAV）作为半镶嵌技术的核心组件。FSAV能够确保线路与通孔（包括通孔的顶部和底部）的精确对齐，这对于降低通孔至线路的泄漏至关重要。目前，包括imec在内的多家研究机构已提出了多种FSAV集成方案。在IITC 2024大会上，imec率先对不同FSAV集成选项进行了基准测试（见图4），旨在探究在300毫米晶圆厂中实施FSAV的最佳策略。简而言之，我们的目标是找到既能满足目标通孔电阻，又能确保整个300毫米晶圆低变异性和良好可重复性的最佳通孔至线覆盖方案。  除了传统的单镶嵌FSAV方案外，imec还探索了两种基于柱的FSAV集成方案，即通过直接蚀刻金属层形成通孔柱。这两种方案分别被称为“混合柱”（HP-FSAV）和“带蚀刻停止层的柱”（PE-FSAV）。 这三种集成方案在工艺步骤数量、图案化与蚀刻工艺的选择、硬掩模集成方式以及光刻胶类型（例如，利用EUV光刻实现色调反转以形成支柱）等方面存在差异。但在这三种情况下，都展示了实现目标通孔电阻和通孔至线覆盖裕度的可行性（见图5）。最显著的差异在于整个晶圆上电阻的均匀性。所有集成方案均提供了足够的通孔光刻和蚀刻工艺窗口，因此与当前工具供应商提供的直接金属蚀刻设备兼容。imec的其他研究表明，自对准窗口同样可用于实现气隙，当线路AR进一步增加时，这将有助于继续发挥电容优势。因此，当前的研究结果至少证明了两层半镶嵌技术在技术层面是可行的。然而，由于展示的晶圆数量有限，imec鼓励其他组织参与这一难题的解决，共同推动行业生态系统选择最佳方案。  关于逐步增加半镶嵌线的AR，通过进一步提升AR，可以持续降低Ru半镶嵌线的电阻。2022年，imec首次展示了使用AR为6的半镶嵌技术（见图6），显著提高了RC指标，优于AR较低的方案。随后，初步实验表明高AR线路也与多层方案兼容。尽管对于AR适中（2和3）的互连线形成已有较为清晰的认识，但要提高AR并保持良好的线路电阻和可靠性，仍需掌握一系列关键技术。这几乎对每个工艺步骤都提出了挑战，包括图案化与蚀刻、清洁以及缺陷控制。例如，直接金属蚀刻会“侵蚀”Ru线的侧壁，导致线路断裂缺陷，且这种情况会随着AR的增加而加剧。为了获得尽可能低的线路电阻，需要对高AR线路的形成和可靠性有更深入的了解。 imec研究人员的重要发现之一在于，用于形成高AR金属线的堆栈成分对半镶嵌线的电阻有显著影响。线路断裂缺陷是影响堆栈相关设备性能的关键因素。通过多次实验，imec找到了最佳堆栈方案：首先沉积1nm的TiN以提高粘附性，然后进行物理气相沉积（PVD）Ru。与研究中使用的其他成分相比，该堆栈在整个金属线高度上提供了最低的电阻。此外，该研究还首次表明，线路缺陷受Ru金属晶粒的晶粒结构和晶体取向的影响，这些形态参数在很大程度上取决于Ru的沉积方法，PVD在这方面表现出优势。  除了深入了解影响Ru线电阻的参数外，imec最近还提出了一种创新方法，从电阻和均匀性的角度进一步改善高AR线路：在两个Ru层之间夹入一层亚纳米级的TiN或W层。与没有此额外层的堆栈相比，这种堆栈在直接金属蚀刻过程中不易受到横向侵蚀和断线形成的影响。这种“缺陷缓解层”的主要优势在于能够实现高AR和长长度的低缺陷线路，这对于AR大于6的Ru半镶嵌技术而言是一个有希望的发展方向。相关结果在2024年VLSI研讨会上进行了展示。 实验结果表明，在24nm间距以下的线路上具有良好的可靠性表现（见图7）。然而，仍需开展更多工作以优化和扩展结果至18nm间距，展示与集成气隙的兼容性，并确保足够的时间相关电介质击穿（TDDB）和机械可靠性裕度。  在寻找替代导体方面，迄今为止，半镶嵌集成的研究主要集中在使用Ru作为首选导体。几年前，imec开始探索其他具有更好前景的金属，搜索范围从元素金属扩展至二元和三元有序化合物。在一项前景看好的初步研究之后，全球多个研发小组开始接受这一想法，并加入了寻找候选合金的行列。该领域的研究人员最近在VLSI 2024专题研讨会上齐聚一堂，共同探讨“用于先进互连的新型金属”。该研讨会由imec组织，旨在从工业和学术角度探讨最新技术进展及未来研究方向。 由于潜在合金种类繁多，imec在研究初期建立了一种独特的方法来筛选和排列可能的候选材料。通过与Cu进行对比，确定了两个优值：化合物的内聚能以及体电阻率与载流子平均自由程的乘积。从头算模拟揭示了一系列候选材料，如金属间铝化物，这些材料成为进一步实验工作的起点。 如今，世界各地的研究小组正在研究这些候选合金在尺寸缩小时电阻率的表现。例如，当金属间铝化物以薄膜形式沉积时，薄膜形成过程中涉及的缺陷机制似乎会影响电阻率行为（见图8）。了解这种相关性将是控制电阻的关键。imec还认为，整体和局部成分控制是最小化电阻的重要手段。  一旦找到优化前景看好的二元和三元合金电阻的方法，下一步就是将其应用于相关的金属化方案，并解决与半镶嵌工艺相关的挑战。imec鼓励大学和研究小组合作探索图案化和蚀刻策略，并制定工艺发展方向。尽管前路漫漫，但替代金属的研究前景光明，且正在稳步取得进展。仍需密切合作，最终将其引入第五代半镶嵌集成中。 结论 半镶嵌金属化可能成为 BEOL 制造的下一个转折点，目前业界正在讨论在第一个局部互连层中引入减法蚀刻。尽管第一代半镶嵌技术目前尚未投入生产，但根据实验证据，imec 已经开始展望新一代半镶嵌技术。重点是多层金属和通孔、逐步增加纵横比以及引入新金属。要使这些下一代技术成为现实，需要学术界和工业界的共同努力和更多数据以及强有力的投入。 |
