 Imec 是世界上最先进的半导体研究公司，最近在比利时安特卫普举行的 ITF 世界活动上分享了其亚 1 纳米硅和晶体管路线图。该路线图让我们了解了到 2036 年公司将在其实验室与台积电、英特尔、Nvidia、AMD、三星和 ASML 等行业巨头合作研发下一个主要工艺节点和晶体管架构的时间表，在许多其他人中。该公司还概述了向其所谓的 CMOS 2.0 的转变，这将涉及将芯片的功能单元（如 L1 和 L2 缓存）分解为比当今基于小芯片的方法更先进的 3D 设计。提醒一下，10 埃等于1纳米，因此Imec的路线图包含亚“1 纳米”工艺节点。该路线图概述了标准 FinFET 晶体管将持续到 3nm，然后过渡到新的全栅 (GAA) 纳米片设计，该设计将在 2024 年进入大批量生产。Imec绘制了 2nm和A7（0.7nm）Forksheet设计的路线图，随后分别是A5和A2的CFET 和原子通道等突破性设计。  随着时间的推移，转移到这些较小的节点变得越来越昂贵，并且使用单个大芯片构建单片芯片的标准方法已经让位于小芯片。基于小芯片的设计将各种芯片功能分解为连接在一起的不同芯片，从而使芯片能够作为一个内聚单元发挥作用——尽管需要权衡取舍。 Imec 对 CMOS 2.0 范式的设想包括将芯片分解成更小的部分，将缓存和存储器分成具有不同晶体管的自己的单元，然后以 3D 排列堆叠在其他芯片功能之上。这种方法还将严重依赖背面供电网络 (BPDN)，该网络通过晶体管的背面路由所有电力。 让我们仔细看看 imec 路线图和新的 CMOS 2.0 方法。  正如您在上面的相册中看到的那样，随着节点的进步，该行业面临着看似无法克服的挑战，但对更多计算能力的需求，尤其是对机器学习和人工智能的需求呈指数级增长。这种需求并不容易满足。成本飙升，而高端芯片的功耗稳步增加——功率缩放仍然是一个挑战，因为 CMOS 工作电压顽固地拒绝低于 0.7 伏，并且持续需要扩展到更大的芯片带来了电源和冷却挑战，这将需要全新的规避解决方案。  虽然晶体管数量在可预测的摩尔定律路径上继续翻倍，但其他基本问题也越来越成为每一代新一代芯片的问题，例如互连带宽的限制严重落后于现代 CPU 和 GPU 的计算能力，从而阻碍了性能并限制这些额外晶体管的有效性。   imec 晶体管和工艺节点路线图 不过，速度更快、密度更大的晶体管是首要任务，而这些晶体管的第一波浪潮将伴随着 2024 年以 2nm 节点首次亮相的 Gate All Around (GAA)/Nanosheet 器件，取代为当今领先技术提供动力的三栅极 FinFET 。GAA 晶体管赋予晶体管密度和性能改进，例如更快的晶体管开关，同时使用与多个鳍片相同的驱动电流。泄漏也显著减少，因为沟道完全被栅极包围，调整沟道的厚度可以优化功耗或性能。  我们已经看到多家芯片制造商采用了这种晶体管技术的不同变体。行业领导者台积电计划其带有 GAA 的 N2 节点将于 2025 年量产，因此它将是最后采用新型晶体管的。英特尔采用“intel 20A”工艺节点的四层 RibbonFET具有四个堆叠的纳米片，每个纳米片完全由一个门包围，并将于 2024 年首次亮相。三星是第一家生产用于运输产品的 GAA，但小批量 SF3E pipe-cleane的节点不会看到大规模生产。相反，该公司将在 2024 年推出其用于大批量制造的先进节点。  提醒一下，10 埃 (A) 等于 1 纳米。这意味着 A14 是 1.4 纳米，A10 是 1 纳米，我们将在 2030 年的时间框架内与 A7 一起进入亚 1 纳米时代。但请记住，这些指标通常与芯片上的实际物理尺寸不匹配。  Imec 预计 forksheet 晶体管从 1nm (A10) 开始，一直到 A7 节点 (0.7nm)。正如您在第二张幻灯片中看到的那样，该设计分别堆叠 NMOS 和 PMOS，但使用电介质势垒将它们分开，从而实现更高的性能和/或更好的密度。  互补 FET (CFET：Complementary FET) 晶体管在 2028 年首次以 1nm 节点 (A10) 出现时将进一步缩小占位面积，从而允许更密集的标准单元库。最终，我们将看到带有原子通道的 CFET 版本，进一步提高性能和可扩展性。CFET 晶体管（您可以 在此处阅读更多相关信息）将 N 型和 PMOS 器件堆叠在一起以实现更高的密度。CFET 应该标志着纳米片器件缩放的结束，以及可见路线图的结束。  然而，将需要其他重要技术来打破性能、功率和密度缩放障碍，imec 设想这将需要新的 CMOS 2.0 范例和系统技术协同优化 (SCTO)。 |
