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DUT电路的设计 -- 当我们谈论DUT时,我们谈些什么

时间:2018-05-09 13:49来源:Jian的ATE学习手记 作者:Jian Wu 点击:


其实DUT的电路设计,也是分为资源分配和具体应用电路两个方面,我们一项一项来看。

DUT resource assignment

一、电源的分配
    电源,又是电源。可能对于芯片来说,电源无非就那几组,而且基本都是直连的,为什么总是先说它呢?因为整个电源部分的电路设计,关系到我们整个芯片的稳定性,无数的信号从电源来,从地上走,串扰,噪声,压降,都集中到电源和地上,影响我们测试性能的重要因素,电源设计得不好的话,也许你能得到Bin1,但是良率会受到影响。(这段所说的影响其实主要体现在layout阶段,只是突然想起来就写在这里了。可以跳过这段直接看下一段。)
    对于现在的SoC来说,一般都有多组电源,考虑到测试成本,可以考虑合并某些电压相同的电源。但是要注意,合并电源的时候,要考虑串扰的问题,并且要计算最大电流是否符合spec。如果合并了电源,结果超了Spec,不如就独立供电。很多tester的device power supply instrument 有时候是可以兼容的。比如J750系列平台上的DPS和HDVIS的ch0-ch7,硬件上是兼容的。尽量考虑兼容性设计,方便今后万一跨机或转厂的需求。Load Board恒久远,一张永流传。
    要注意DGS的分配。有些电源的instrument的return sense(DGS)是多个channel share的,要看这几个channel的DGS share是否可行?要考虑串扰的影响。
    有些power instrument是单象限的,要注意你的测试需求是否有force负电压的要求?如果有的话,是否可以用其他instrument切过来使用?


二、数字信号的分配
    随着Scan Pattern越来越大,占用的LVM空间就越来越大。而scan的pin其实是有限的,就会造成scan pin的LVM不够用,非scan pin的LVM还空着。于是很多tester可以灵活分配scan的LVM,不限于1个pin 16M或者64M。但是对于scan pin的分配就会有特殊要求,总的来说,是scan pin分得越开,所能获得的LVM空间越大。如果分配时候没有注意,把两个相邻的pin都分配成scan chain,他们就没办法占用邻居的LVM了,就会造成pattern load不进去,不是很悲剧么。
    SCAN:不同的tester对于scan的资源优化会有不同的guideline,要根据各自的情况注意。但注意优化scan时,也要考虑可用的测试资源,取得平衡。别为了scan,把channel都分配到不同的digital板卡上去了,结果最低配置时,单site不能调,也是很麻烦的。
    Differential Pair:差分对的分配。有些tester在对于差分数字信号的capture时,有特殊的channel assignment要求,奇数channel是+,还是偶数channel是+?
    Digital signal capture:要看位宽,并行还是串行测试,来分配digital wave的存储空间和传输总线。如果资源分布不符合规范,可能导致capture速度受限等问题。
    其他:对于memory测试,image sensor测试,LCD driver测试等等,基本上也都会涉及到在digital端口输出数据的问题,同样要注意存储和传输的问题。因为太多了,就不多写了。
    有些时候一些functional test往往需要跑在比较高的速度,当需要用到channelmux以实现更快的速度时,就要考虑digital channel的分配。channel mux基本原理也是通过复用相邻pin的ADB总线,来实现更快的data rate。所以要用到这些mode,channel的分配也要注意遵循design guideline.
    其余的低速接口,I2C啊,JTAG啊,GPIO啊,该上拉上拉,然后直连。最后再给它们分配资源。

三、模拟信号的分配
    一句话,不够就加relay切。对于模拟信号来说,个人感觉还是应用电路,以及布线规则比较重要。tester的模拟信号channel,有时会有CMS(common sense),类似于power里面的sense线,要考虑是否接到DUT,如果接地在哪里接地。有时候会有shield,要考虑是否需要一起走到DUT。

DUT周围的application circuit设计
    搞定了前面所有的,终于可以开始愉快地画原始版本的原理图啦。尘埃落定,终于可以静下心来好好画图了,是不是感觉好开心呢?

一、电源(又是电源)
    对于电源,主要就是退藕电容旁路电容的选择了。一般来说,放一个大的(uF级),一堆小的(nF级)。要注意DGS虽然是接地的,但是最好在原理图的DUT页接地,用于提示后续layout的接地点是靠近DUT的。

二、功能模块
    一般切近测试模式,需要用到I2C或者JTAG端口。注意是否有上拉需求?可以用relay切换直连和上拉。由于这些端口速度比较慢,relay选个UA2-5NJ妥妥地没问题
    USB,DDR等高速接口,一般会有bias电阻,termination电阻,reference电阻之类的。加上。通常这类电阻还有有较高的精度要求,要注意标出。要加relay的话,就RF303,最起码G6K-RF地干活吧。这类高速relay的外壳也记得要接地哦。具体接哪个地,就要看你最开始的power/GND的计划了。
    pll,有些项目里是直接crystal直接接在pll_in和pll_out两端,有些项目是用oscillator接在pll_in。用oscillator要给电源。说到电源,又要给它加退藕电容,真是一石激起千层浪。我个人觉得用oscillator比较麻烦,但是我所接触的项目里Crystal用得比较多。也想请教大家,crystal和oscillator在量产测试中,有很大区别吗?稳定性会有区别吗?良率会有很大影响吗?另外如果要说relay的话,我觉得对于几十M的pll而言,COTO系列的performance就足够了
    Analog电路。主要是耦合方式,AC coupling还是DC coupling. 旁路电容的选择。信号线上的匹配电阻VREF, IREF要接的电容和电阻,要注意精度需求。buffer电路的设计根据不同的design需求。relay的话,感觉COTO系列就是极好的了。有些时候Analog不同信道会有isolation的测试需求,如果relay选的是DPDT类型的,要注意看它relay set之间的isolation是否符合我们的要求。

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