 1.1 布局总体原则PCB布局是电路板设计的基石，直接决定后续布线的难易程度、信号完整性的优劣以及整机的散热与可制造性。布局阶段应遵循"先大后小、先难后易"的总体思路，优先安排核心功能单元与关键器件，再逐步完善外围电路。图1-1 元器件方向布局对波峰焊质量的影响。 如图1-1所示，左侧为正确朝向：贴片元件长轴垂直于波峰焊行进方向，焊盘相对排列利于同时焊接；右侧为错误朝向：元件方向杂乱导致部分焊端无法有效沾锡，易产生虚焊。该图直观展示了布局规则第6条"同类型器件方向一致"在可制造性层面的工程意义。 
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| 序号 | 规则名称 | 技术要求与说明 |
| 1 | 先大后小，先难后易 | 重要的单元电路、核心元器件应当优先布局；大型器件、复杂模块先定位，小型器件后填充。 |
| 2 | 参考原理框图，顺应主信号流向 | 根据单板的主信号流向规律安排主要元器件，使信号路径顺畅，减少迂回与交叉。 |
| 3 | 便于调试与维修 | 小元件周围不能放置大元件；需调试的元器件周围要预留足够空间。 |
| 4 | 对称式标准布局 | 相同结构电路部分尽可能采用对称布局，利于信号平衡与美观。 |
| 5 | 均匀分布、重心平衡、版面美观 | 器件分布应均匀，避免局部密集；整体重心尽量靠近几何中心。 |
| 6 | 同类型器件方向一致 | 同类型插装元器件在X或Y方向上应朝同一方向放置；有极性分立元件极性方向保持一致。 |
| 7 | 发热元件均匀分布 | 发热元件应均匀分散布置；温度敏感器件须远离高热器件。 |
| 8 | 信号隔离与连线最短化 | 总连线尽可能短；高低压、强弱信号、模拟数字、高频低频均须分开。 |
| 9 | 去耦电容靠近IC电源管脚 | 去耦电容应尽量靠近IC电源管脚，使电源→地回路面积最小。 |
| 10 | 同电源器件集中布置 | 使用同一电源的器件尽量集中放置，便于电源平面分割。 |
表格概述： 如表1-1所示，元器件布局十规则以"先大后小"为首要原则，以信号隔离与连线最短化为核心目标，同时兼顾生产调试、热管理与电源分区，形成了一套从战略到战术的完整布局规范。
图1-2 去耦电容放置方式的优劣对比。 如图1-2所示，从左至右依次为"差（长窄走线）"、"较差（短宽走线但过孔远离）"、"良好（过孔靠近）"与"最佳（焊盘内过孔）"四种布局。该图直观印证了布局规则第9条：去耦电容应尽量靠近IC电源管脚，并使电源—地回路最短。
图1-3 去耦电容六种连接方式的噪声抑制效果对比。 如图1-3所示，仅图f）中DeCap直接跨接在μC电源引脚与地之间、且高速电流由DeCap本地支持时，去耦才真正有效；其余五种接法均导致去耦失效或效果甚微。
1.3 布线优先次序与关键信号保护
布线工作开始前，必须建立清晰的优先次序，以保障关键信号的完整性。表1-2 布线优先次序与关键信号保护要求
| 优先级 | 规则类别 | 具体技术要求 |
| 第一优先 | 关键信号线优先 | 模拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线。 |
| 第二优先 | 密度优先原则 | 从单板上连接关系最复杂的器件着手布线；从连线最密集的区域开始布线。 |
| 注意点a | 关键信号专用层与最小回路 | 尽量为时钟信号、高频信号、敏感信号提供专门的布线层，并保证最小回路面积。 |
| 注意点b | 避免敏感信号在电源地层间布线 | 电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。 |
| 注意点c | 阻抗控制网络按规布线 | 有阻抗控制要求的网络应尽量按线长、线宽要求布线，确保特性阻抗连续。 |
表格概述： 如表1-2所示，布线优先次序以"关键信号线优先"为第一准则、以"密度优先"为第二准则，并辅以专用层、敏感信号避让及阻抗控制三项注意点，构成了布线阶段资源分配与质量保障的基本框架。
图1-4 PCB EMC布局优化与噪声源示意图。 如图1-4所示，时钟信号（Clock Signal）是板上辐射发射的主要来源之一，其走线布局直接影响I/O辐射、电源瞬态及电缆辐射。该图印证了布线优先次序中"关键信号线优先"的技术必要性。
图1-5 高速PCB实际布线中的关键信号保护实例。 如图1-5所示，高频信号走线采用大面积铺铜与接地过孔围栏进行隔离，时钟线与射频线以最短路径连接器件，并远离电源区域。
1.4 特殊信号走线技术
在PCB布线中，时钟信号、差分信号等特殊类型的走线需要采用专门的技术手段以满足信号完整性与EMC要求。表1-3 四种特殊走线方式技术要点
| 走线类型 | 核心特征 | 技术要求与注意事项 |
| 时钟布线 | 对EMC影响最大的因素之一 | 时钟线上应少打过孔；尽量避免与其他信号线并行走线；避开板上电源部分；时钟芯片及晶振下方不可走线，应铺铜隔离。 |
| 直角走线 | 造成阻抗不连续，应尽量避免 | 拐角等效为容性负载，减缓上升时间；阻抗不连续造成信号反射；直角尖端产生EMI辐射。 |
| 差分走线 | 驱动端发送等值反相信号 | 优势：抗干扰能力强、有效抑制EMI、时序定位精确；布线要求：等长、等距、尽量靠近。 |
| 蛇形线 | 用于调节延时 | 会破坏信号质量，应尽量避免使用；仅在保证保持时间或减小组内偏移时故意绕线；差分信号应平行走线、一同打孔。 |
图1-6 直角走线与圆弧走线的电流密度仿真对比。 如图1-6所示，直角拐角处电流密度显著集中（图a），而圆弧过渡（图b）可使电流密度分布趋于均匀；随着圆弧半径增大，峰值电流密度持续下降。
图1-7 差分对布线的3D视图。 如图1-7所示，差分走线以等长、等距、紧密耦合的方式并行延伸，过孔成对出现以维持阻抗连续性。该图直观体现了差分走线三大布线原则在实际PCB设计中的落地形态。
图1-8 蛇形线在高速存储器接口中的长度匹配应用。 如图1-8所示，地址/数据总线通过蛇形绕线实现组内等长，以满足时序建立与保持时间要求。
图1-9 蛇形线与差分长度匹配的规范示意图。 如图1-9所示，图中汇总了正确/错误的长度匹配位置、蛇形线间距≥3W、弯折角度≤45mil等关键参数，以及并排（Best）、相邻小蛇形（Better）、相邻弯折（Acceptable）、对角（Acceptable）四种差分绕线方式。
1.5 布线几何与电气规则
PCB走线的几何形态直接决定信号传输的电气特性。1.5.1 走线几何规则
表1-4 布线几何与电气规则（一）| 序号 | 规则名称 | 技术要求与说明 |
| 1 | 走线方向控制规则 | 相邻层的走线方向应成正交结构，避免不同信号线在相邻层走成同一方向，以减少层间串扰。 |
| 2 | 走线开环检查规则 | 一般不允许出现一端浮空的布线（Dangling Line），以避免产生"天线效应"。 |
| 3 | 阻抗匹配检查规则 | 同一网络的布线宽度应保持一致；在无法避免线宽变化的结构中，应尽量减少中间不一致部分的有效长度。 |
| 4 | 走线长度控制规则 | 布线长度应尽量短；重要信号线（如时钟线）务必将其振荡器放在离器件很近的地方。 |
| 5 | 倒角规则 | PCB设计中应避免产生锐角和直角，以减少不必要的辐射，同时改善工艺性能。 |
图1-10 正确与错误走线对比（开环检查与方向控制）。 如图1-10所示，左侧打"×"的布线存在一端浮空的Stub（开环），易形成天线效应；右侧打"√"的布线消除了多余分枝，信号路径连续且方向顺畅。
1.5.2 电源完整性与去耦设计
表1-5 电源完整性与去耦设计规则| 序号 | 规则名称 | 技术要求与说明 |
| 6 | 器件去耦规则 | 在印制板上增加必要的去耦电容；双层板中去耦电容布局及电源布线方式直接影响系统稳定性。 |
| 7 | 器件布局分区/分层规则 | 防止不同工作频率模块之间的互相干扰；混合电路中，可将模拟与数字电路分别布置在两面，中间用地层隔离。 |
| 8 | 地线回路规则 | 环路最小规则：信号线与其回路构成的环面积要尽可能小，环面积越小，对外辐射越少，接收外界干扰也越小。 |
| 9 | 电源与地线层完整性规则 | 导通孔密集区域，应避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割。 |
图1-11 典型十层PCB层叠结构。 如图1-11所示，高速信号层紧邻完整地平面，电源层被地平面上下包围，既保证了信号回流路径连续，又实现了模拟/数字/电源的物理隔离。
图1-12 电源平面分割的3D剖面示意图。 如图1-12所示，TOP层信号线通过过孔连接至内层电源平面，GND平面在上下两层提供完整回流路径。图中展示了不同电压域在空间上的物理隔离。
图1-13 四层板中24V与3.3V电源平面分割实例。 如图1-13所示，24V电源平面与3.3V电源平面在同一内层被清晰分割，各自拥有独立的供电入口与负载区域，避免了高压与低压电源之间的相互干扰。
1.6 EMC控制与高频布线规则
随着信号速率的提升，线间串扰与电磁辐射成为PCB设计面临的主要挑战。1.6.1 串扰抑制与屏蔽设计
表1-6 EMC控制与信号完整性规则（一）表格
| 序号 | 规则名称 | 技术要求与说明 |
| 10 | 3W规则 | 为减少线间串扰，应保证线间距足够大；当线中心间距不少于3倍线宽时，可保持70%的电场不互相干扰；10W可达98%。 |
| 11 | 屏蔽保护 | 对特别重要、频率特别高的信号，应考虑采用同轴电缆屏蔽结构设计，将所布线上下左右用地线隔离。 |
| 12 | 走线终结网络规则 | 当布线延迟大于信号上升时间的1/4时，需进行阻抗匹配；点对点可选始端串联或终端并联匹配；菊花链选终端并联匹配。 |
| 13 | 走线闭环检查规则 | 防止信号线在不同层间形成自环；多层板设计中容易发生此类问题，自环将引起辐射干扰。 |
图1-14 3W规则线间距示意图。 如图1-14所示，当相邻走线中心间距≥3W（W为线宽）时，约70%的电场线不互相干扰；若提升至10W，则可达到98%的隔离度。
图1-15 过孔围栏（Via Fence）在射频信号屏蔽中的应用。 如图1-15所示，芯片天线旁的关键信号线两侧布置了密集的接地过孔围栏，形成垂直方向的屏蔽壁，有效抑制了相邻电路的电磁耦合。
图1-16 常用PCB网络拓扑结构。 如图1-16所示，不同拓扑决定了信号分支数量与反射路径：点对点适合始端/终端匹配；菊花链适合终端并联匹配；星型则需参考点对点结构进行分支控制。
1.6.2 高频特殊结构规则
表1-7 EMC控制与信号完整性规则（二）表格
| 序号 | 规则名称 | 技术要求与说明 |
| 14 | 走线分枝长度控制规则 | 尽量控制分枝长度，一般要求分枝延迟Tdelay ≤ 信号上升时间Trise / 20。 |
| 15 | 走线谐振规则 | 主要针对高频信号设计：布线长度不得与其波长成整数倍关系，以免产生谐振现象。 |
| 16 | 孤立铜区控制规则 | 孤立铜区将带来不可预知的问题；应将孤立铜区与别的信号相接（通常接地）或删除。 |
| 17 | 重叠电源与地线层规则 | 不同电源层在空间上要避免重叠，以减少不同电源之间的干扰；难以避免时可考虑中间隔地层。 |
| 18 | 20H规则 | 电源层与地层之间的电场在板的边缘会向外辐射电磁干扰；将电源层内缩20H可将70%的电场限制在接地层边沿内。 |
图1-17 20H规则电源层内缩示意图。 如图1-17所示，VCC平面相对于GND平面内缩20H距离，使原本扩散到板边缘外的电场线被限制在接地层边界以内，从而显著抑制边沿效应导致的电磁辐射。
图1-18 PCB铜箔铺地实物照片。 如图1-18所示，多层板空置区域采用大面积铜箔铺地，既改善了信号质量、降低了EMI，又增强了PCB机械强度并防止翘曲。
图1-19 完整接地平面与碎裂铜箔的EMI效果对比。 如图1-19所示，左侧为未断裂的完整接地平面，可为信号提供连续低阻抗回流路径；右侧为碎裂的铜箔，因走线分割导致地平面不完整，信号回流被迫绕行，环路面积增大，EMI显著恶化。
图1-20 PCB环形天线实物——地线回路过大的警示。 如图1-20所示，该实验板刻意利用大面积环形走线形成天线结构，直观展示了当地线回路面积失控时，PCB板本身即可成为高效的电磁辐射源或接收器。
1.7 电源与接地布线实践
在单层板与双层板设计中，电源系统的布线方式对整机稳定性具有决定性影响。电源线应尽量粗而短，以降低线路阻抗与压降。根据工程经验，电源线和地线的宽度可按1mm线宽最大对应1A电流的准则进行估算。表1-8 电源与接地布线实践要点
表格
| 序号 | 设计要点 | 技术要求与说明 |
| 1 | 电源线宽设计 | 单双层板电源线应尽量粗而短；电源线和地线宽度可按1mm线宽最大对应1A电流计算。 |
| 2 | 电源环路控制 | 电源和地构成的环路尽量小，以降低电磁辐射与噪声耦合。 |
| 3 | 独立去耦策略 | 进入每个器件前先对电源去耦；对各负载电源独立去耦，防止彼此干扰；做到先滤波再进入负载。 |
| 4 | 接地连续性 | 布线中应保持接地良好，确保信号回流路径连续、低阻抗。 |
