 主题2：当使用FPGA进行原型设计时会立即想到哪些基本概念？ 主题3：在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到哪些困难？ 主题4：为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改？ 主题2：在使用FPGA进行原型设计时会用到哪些基本概念？可重用性对IP核至关重要：这些内核应该尽可能使用通用RTL代码来描述。这是确保用于ASIC实现的电路描述，也可以在原型设计环境中使用而无需进行重大更改的唯一方法。这是非常重要的，因为原型设计的任务之一就是检查RTL代码的正确性。 实现中的任何偏差都会带来风险，使用通过ASIC逻辑综合的RTL代码来替换特定用于FPGA实例的时候，都会产生功能性错误。使用尽可能完全相同的代码库，就可以增加在原型设计期间已经得到验证的功能在ASIC实现中加以保留的可能性。关于不可能总是避免特定于FPGA组件实例化的原因，我们将在接下来的主题4中进行更详细的讨论：为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改呢？ 使用已经在ASIC目标架构中经过流片验证的IP核，并且之前也已经被IP提供商成功移植到FPGA组件中，就可以提供巨大的优势。这意味着不仅创建电路所需的工作量可以大大减少，而且通过使用已经在该领域被广泛使用的预先定制电路组件，在ASIC流片后检测出故障的概率也大大降低。在这种情况下，重要的是不仅可以重用纯RTL代码，而且还可以减少创建逻辑综合和布局布线（P&R）设置脚本以及其他所需约束文件的工作量，因为这些通常与IP核一起提供。所有这些都可以大大简化IP核的集成。 其他有利于原型设计的标准是：1）FPGA的选择和2）专用EDA工具的使用。原则上来说，通过选择容量尽可能大且速度快的FPGA，或使用已经商业化的预先定制的基于FPGA的原型设计开发板，都可以大大简化原型设计的工作。  图2：Digilent Genesys 2 FPGA开发板是一个普遍适用的原型设计平台的案例（图片©Digilent） 将IP核集成到一个复杂的ASIC设计中，通常也带来了在FPGA上实现相同功能的期望。必须在两种用例之间做出区分：一方面，用于原型设计场景；另一方面，通过利用可重构平台来进行物理验证，可支持在早期阶段（即在可提供ASIC芯片之前）就对相关的固件和软件进行测试。 由于FPGA的可编程性，在电路验证中使用FPGA已成为既定的标准方法，即可通过迭代方法检测和消除电路实现中的错误。与纯模拟手段相比，FPGA支持更多的测试周期，因此它可以发现和消除在纯模拟性验证方法中可能难以发现的错误。其结果是，验证覆盖率得到了显著的增加。由于验证要么是实时执行的，要么是以稍微降低的时钟速率执行，甚至可以进行长期测试。 主题3：将专为ASIC技术设计的IP核移植到FPGA架构时通常会遇到哪些困难？与人们的假设相反，IP核的使用通常不是一个纯粹的“即插即用”过程，即并不是通过使用标准化的组件，就可确保即刻可用的电路功能。如果目标架构是FPGA，则结果更是如此。相反，IP核的使用需要对各种参数进行精确的规划。非常重要的是，这里应该特别考虑到许多IP核是专为ASIC而设计的，并且最初根本没有打算将其移植到FPGA架构上。 此外，IP核通常是为了满足各种各样的电路实现的要求而创建的。一个用户可能需要内核的某些特性，而另一个用户可能需要不同的特性、设置或约束条件。这意味着IP核在其本身的实现期间就必须考虑所有可能的应用场景，并且必须测试所有可能的配置。 需要考虑以下准则： 在ASIC上实现的电路的运行时钟频率通常可以比FPGA的时钟频率更高。因此，在FPGA实现中应该只使用实际需要的特性。在使用IP核时，如果使用参数化来创建相关的RTL代码，并且这些代码可以很容易地适应各自的需求，这将带来巨大的帮助。这也可以确保在没有重大延迟的情况下提供所需的功能。 在某些情况下，仍然有必要降低FPGA的系统频率（例如，降低到ASIC时钟频率的二分之一或十分之一）。特别是对于接口类IP来说，这可能是一项复杂的工作，需要对外设以及相关的软件和固件进行额外的更改。在创建功能时，采取预防措施以降低系统时钟速率对于IP供应商来说是很重要的。 虽然诸如PHY这样的模拟电路可以用在ASIC上，但将电路功能移植到FPGA上时，情况并非如此。在某些情况下，模拟接口可以通过使用FPGA SerDes IO（在所有现代FPGA器件上通常都有提供）或高速收发器来实现，或者通过创建一个数字“仿真PHY”来模拟，以消除对外部PHY设备的需求。然而，为了提供与ASIC功能相同的模拟PHY接口，基于FPGA的原型需要使用这种外部硬件组件。重要的是要确保IP和PHY之间接口的通信，这样各个不同的组件之间不仅可以“交谈”，而且还可以相互“理解”。
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