PCB信号完整性分析的基础知识_专业集成电路测试网-芯片测试技术-ic test

PCB中信号完整性分析的基础知识可能不是基本的。信号完整性仿真工具非常适合在原理图和布局设计期间计算不同网络中信号的行为，但您仍然需要采取一些步骤来解释结果。尽管一些信号完整性和电磁仿真工具可以达到先进性，但它们根本无法与您从测量中收集的信息相提并论。无论您使用哪种方法来检查电路板中的信号完整性（您应该同时执行这两种方法），您都可以采取一些重要步骤来分析信号的行为并识别电路板中的问题。

信号完整性分析入门

信号完整性分析从布局前阶段的仿真开始。构建布局后，您可以使用一些重要的布局后仿真来分析电路板中几何相关的信号完整性。在某些时候，您需要将信号完整性仿真结果与实际测量结果进行比较，因此请随身携带结果进行比较。

布局前分析

这部分实际上是关于电路设计、元件选择以及检查信号如何在两个元件的I/O之间传播。有三项重要的分析可以告诉您有关董事会行为的大量信息。

· 暂时性行为。 也可以使用瞬态分析在时域中对两个缓冲区之间连接的瞬态响应进行建模，或者可以通过零极点分析确定瞬态的行为。这将向您显示由于振铃和接近预期信号电平而导致的过冲/下冲。这些集成电路仿真的最精确版本涉及IBIS模型，尽管SPICE子电路可用于对I/O缓冲器进行建模。

· S 参数和传递函数。 电路板中的某些功能块可以建模为多端口网络，这意味着它们的线性行为可以用特定频率下的S参数来描述。您可以从时域中的反射系数确定S参数，在传输线中，反射系数涉及负载电容给出的输入阻抗。您可以从 S 参数计算网络的传递函数，反之亦然。这是一个很好的指南，显示了所涉及的所有数学。

· 脉冲响应。该仿真涉及两个目标：验证 S 参数模型/传递函数在定义带宽中的因果关系，以及检查定义的上升时间内的脉冲响应行为。脉冲响应还允许您沿互连设计提取色散和传播。这样可以在布局PCB之前的理想情况下为给定的输入/输出缓冲器对确定预期的通道模型。

· 眼图。缓冲模型和互连设计可用于模拟眼图。眼图是信道一致性的重要组成部分，因为它将显示伪随机位序列下的预期信号电平、过冲、码间干扰（ISI）、抖动和预期误码率。

2 端口网络的 S 参数与传递函数之间的关系。

在更复杂的渠道中，上述一组布局前分析可以帮助您通过过渡确定计划、

只要您在创建设计之前了解每个元素的结构，就可以

布局后分析

这部分实际上是关于检查电路板中的寄生效应如何影响信号完整性。由于寄生信号完整性效应是电路板几何结构的函数，因此您需要检查以下与几何结构相关的信号完整性问题：

·串音。许多设计师的祸根，串扰源于电感和电容耦合。如果您正在检查串扰对受害者和侵略者迹线的影响，则电容耦合仅在两者相邻时才会发生。电感串扰不受范围限制，电路板中的所有走线都可以通过磁场相互耦合。

· 传输线行为。虽然您可以在预布局阶段使用传输线模型检查信号迹线，但最好直接从布局中执行此操作。如果您的线路不受阻抗控制，则需要检查线路上的反射（如果有）是否会降低接收器的信号电平并导致数字信号的阶梯响应。对于模拟信号，这可能会更加棘手，因为您正在寻找线路上的干扰和驻波形成。但是，正确的信号完整性模拟器可以分离入射波和反射波，使您可以单独检查每个脉冲的行为。然后，您可以确定反射水平，并查看信号电平是否满足您的信令要求。

· 您预先检查的所有内容！这里的重点是检查寄生效应、纤维编织等。不要显著改变电路板中信号的行为。如果多个跟踪失败，则需要修改布局。首先要从堆叠和跟踪几何体开始。

信号完整性分析工具

以上几点可能就像您需要一个复杂的模拟器程序来构建和运行这些信号完整性分析工具一样。您需要的确切工具将取决于您要模拟和评估的内容。在您的 EDA 工具中，其中一些仿真只是使用 IBIS 之类的东西完成的，而使用多个网络的更复杂的仿真可能需要 3D 场求解器或类似的 2D 求解器工具。

无阻抗规格的单端总线

在没有端接的较慢的单端总线中，可能会观察到一些瞬态行为（振铃），这可能是由于互连的结构（其电容和电感）造成的。这是在SPI中当走线较短时可以观察到的。在这些总线中，只要在原理图中应用了传输线模型，并且定义了引脚规格（SPICE子电路或IBIS模型），就可以观察到振铃预布局。

原理图中的无损传输线模型示例。

当单端总线实际布线时，您可以使用EDA工具中的信号完整性分析器运行布局后仿真。这些分析仪可以使用逻辑系列分配或IBIS模型对相关引脚/网络进行仿真：

串扰波形，并识别强耦合区域

反射波形
·
其他信号行为指标（上升/下降时间、过冲/下冲等）
·
·
计算沿轨道长度的平均阻抗
·
在没有阻抗规格的单端总线中，当总线变长时，可以观察到驱动器端的反射，或者由于总线上的电容和电感引起的振铃。如果振铃产生过大的过冲，那么降低走线电感和增加阻尼是降低振铃幅度的两条主要途径。另一种是通过增加串联电阻来增加阻尼，这是使用低阻抗缓冲器输出到更长的不匹配传输线中的做法。

阻抗控制总线

在单端和差分阻抗控制总线中，端接阻抗可能是片上阻抗，因此在后布局中基于逻辑系列的仿真是无效的，因为它不能正确描述总线的阻抗。串扰仍然可以仿真，因为您只将两个互连之间的耦合视为上升时间的函数，并且串扰幅度将相应地与上升时间成反比，即使您只分配一个逻辑系列。

对于反射和阻抗违规的布局后仿真，在这种情况下，仿真至少应使用IBIS模型来定义缓冲器行为，而不是依赖于逻辑系列描述。只要缓冲区描述已知且可用，就可以在PCB编辑器中应用它来建模元件的行为。PCB编辑器中用于串扰和反射波形的标准信号完整性工具可以帮助在进入更高级的分析工具之前对信号行为（上升/下降时间、过冲、串扰、一致阻抗和振铃）进行大量前期鉴定。

在路由网络中获取反射和串扰数据。最高结果（反射）取决于特定的逻辑系列，除非应用经过验证的IBIS模型，否则可能并不总是准确的。底部结果（受害网络上的串扰）取决于电压变化率，与逻辑系列无关。

为了模拟眼图、多网串扰和沿网长度的阻抗偏差等内容，可以使用外部工具。字段求解器是一种选择，其中有许多工具具有不同的专业化级别。像全波场求解器这样的东西并不总是必要的，除非你想模拟辐射发射，用SI / PI更深层次的东西，或者在模拟网络中提取S参数。

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