 芯片的制程工艺一直在不断演进，如今，这个以纳米为单位的数字已进入到一位数时代。这一端“缩小”的同时也引发着另一端的“提升“，即集成度以及与之而来更加复杂的功耗方案和供电系统，先进制程工艺芯片的测试成本也在节节攀升。如何在这“一减一增”的矛盾中寻找平衡和突破点，从而对芯片进行有效的测试以保证产品良率，成为了当下的工程师所面临的重大挑战之一。芯片功耗的发展趋势 晶体管是构成芯片的基本单元，它们可以视作为一个个微小的开关，控制着芯片内部电流的通断。这些开关打开和闭合的速度越快，在宏观层面上则表现为芯片运算频率，即性能的提升。因此，为了提高芯片的性能，就需要不断加强对于晶体管的控制能力，以加快其开关的速度，这也正是先进制程工艺所带来的优势。 然而伴随着性能提升，芯片的功耗问题也日益凸显，并且由于晶体管在纳米尺度下的漏电现象愈发明显，所导致的能量浪费也进一步加剧了功耗的攀升。  近年来随着半导体工艺节点的不断提升，实际芯片供电电压的核心电压（VDD）和芯片外围的I/O电压呈现不断降低的趋势，分别从从3.3V一路下降至0.6V甚至更低，以及从5V降低到1V左右。对于功耗的贡献，电压的“此消”却无法中和电流的“彼长”，随着芯片性能的提升，单位面积的电流消耗也在迅速增长，同时，大电流导致漏电所产生的静态功耗也是功耗激增的主要原因之一。 于是从宏观的应用层面来看，芯片的功耗正在变得越来越高，尤其是应用于数据中心、服务器上的高性能处理器及FPGA，比如一些training及inference芯片的实际工作功耗已经高至450w。在实际的量产测试中这已经成为了一个非常棘手的问题，较高的Toggle rate甚至会增加数倍的峰值功耗，引起的抖动电流对电源的稳压能力提出了非常大的挑战。另外一个挑战则是，先进制程的处理器需要配备非常复杂的供电系统，一些典型的FPGA产品需要非常多的相位来供电，而每一个相位的电压不同、上电顺序较为复杂且每一个power rail需要非常大的电流（高至几百安培）。 从另一个角度来看，不单单是待测试的芯片，承载这颗芯片的socket、loadboard以及针卡等设施也变得越来越复杂、越来越昂贵。通过泰瑞达关于测试应用处理器的复杂程度的统计中可以看出，早些年的应用处理器上的探针卡只需要2000根针左右，最近几年一些应用处理器的探针卡上甚至有高达7000根针，10000多个components，PCB高达70层，可想而知，这将会带来多么昂贵的测试成本。 随着整个系统的复杂度增加且造价不断升高，如何兼顾功能、精度、成本与鲁棒性等要素成为测试机厂商面临的巨大挑战。 实际测试中的挑战 应用处理器的测试机里有两个非常重要的单元，其一是数字芯片测试的数字I/O，数字I/O承担了相对复杂的工作，可以抓取失效；另一个就是电源，虽然DC电源看起来比较简单，但在实际的大功率处理器的测试中，电源起到非常重要的作用，因为它决定了测试质量，最终测试的良率也与电源的实际性能息息相关。 展开来看，应对不同的挑战，不同测试环节的测试参数和应用场景稍有区别，就需要采取不同的解决方案。 对于复杂的供电问题，利用模块化的供电策略可以降低多相位复杂供电的困扰。通过灵活地分配测试资源，将电源拆解成一个个小的电源模块，任意组合成小的单元模块给不同的电源轨供电，同时还可以利用冗余的电源模块来帮助已经预设好的模块降低供电电源轨的稳压压力。 简单举例，一个需要30安培的VDD引脚，如果每个通道支持5安培的输出能力，可以组合6个这样的单元来供电，同时利用冗余的通道组合单元与前面的6个单元组合在一起降低供电压力。 此外，还可以利用软件编程的方式设定上电次序、软启动等，以减少外围供电电路。 对于大多数应用处理器来说，工作频率与VDD一般呈现正相关性。在前期的设计验证中，厂商会尝试寻找sweet point使得芯片在有限的功耗下表现出更好的性能，在实际的生产测试中，可能会直接地设定一个指定的VDD，看其能否在这个特定的VDD下达到预期的频率。  然而，在实际的测试中，没有一款测试机是完美的。实际操作中，芯片会经常性产生误差，一种方式是尝试编程稍高于芯片预设值的电压，由于考虑芯片的误差及所有的损耗，需要保证芯片引脚上的电压依然高于预期值。通过这种测试方法，即使仪表波动到最低的电压情况下，质量好的器件仍然可以pass，从而获得更高的良率。 另一种方式，直接将测试仪表的输出编程等于预期值，由于实际上一些测试机并不能达到良好的精准度，在一些情况下略低于输出，导致这部分的芯片实际测试电压低于预期值。 这两种方式会造成不同的负面效果。在第一种的情况下，VDD的预期值需要制定得更高一些，这样的话实际的电压会高于预期值，实际测试中的热损耗也会更大，在测试中就需要低速的向量帮助降温。 第二种情况下，虽然实际出货的产品都能够pass预期值，但是对于一些误差比较大的机器，会造成额外的良率损失。对于7nm、5nm的先进制程产品来说，良率是极其重要的一个因素，由于先进制程产品尤其是晶圆面积较大时的良率本身非常低，在此基础上如果又额外损失一部分良率，这对于器件制造成本是难以接受的。 面对种种挑战，我们该如何测试？测试机应该具备怎样的特性满足以上的诸多挑战需求呢？ 不同测试挑战的对症下药 “Millivolts Matter”，每一个毫伏的精度都非常重要。越来越低的核心电压对电源的输出精度，以及动态响应提出了越来越高的要求。泰瑞达一直把电源仪表的输出电压能力作为仪表设计最重要的参数之一，这也是泰瑞达区分于众多ATE厂商的特征之一。 在实际测试过程中电源的供电不是完全平坦的，实际的电源功耗与实际工况有很大关系，甚至会导致芯片丢失状态，从而导致器件失效。这样的问题既难预测又很难排查。 通过不断改变输出的VDD与Scan Shift频率来查看所有测试向量的输出结果，当VDD越低频率越高时，越容易发生失效。在实际的Shmoo测试案例中，泰瑞达的UltraFLEXplus具有更稳定的供电电源，这意味着可获得更高的边界良率，使得芯片更加贴近于真实的本征。这样一来，在实际产品中，我们对于芯片的实际工况便能够得到一个更加准确的推断，知道哪些情况是可以工作的，哪些情况是不能工作。总的来说，更好更稳定电源不仅能够提升良率，还能够认识芯片在真正工况下的工作状态。  目前，很多芯片需要非常大的电流供电能力，输出一个非常大的电流能力对测试机来说已经不是一个难题了，很多测试机已经能够轻松供给1000A的输出能力。然而多工位测试的时候每个芯片的单个电源轨上电都要达到800 -1000A，测试机虽然能够满足1000A的静态供电，它是否能够满足0A到1000A的单步上电过程，成为了一个难题。在多工位测试的时候，泰瑞达所提供的解决方案就能够满足单步上电的大电源供给。  除了关注电源静态、动态的部分，在电源的外围电路设计上，socket、探针卡、loadboard等与电源的性能也是息息相关。 测试仪表的动态响应对直流电源的表现影响非常大，优秀的电源方案可以帮助减少外围电源电路的复杂度。传统的ATE解决方案首先需要板卡提供能量供给，大多供给从直流部分到100kHz的频域范围，针对低频、中频、高频等其他频段也需要增加不一样的外围电路，致使整体电路比较复杂。 泰瑞达侧重于简化电路设计，通过ATE本身就能提供从低频到中频的输出能力，不需要增加额外的外围电路，尽可能减少电容数量。在实际操作中，只需加入较少种类的低ESR/ESL陶瓷电容来帮助改变高频特性，令单个型号就可满足输出的动态性能。 这样的好处在于：1）降低电容值以加速恢复时间；2）电容少意味着充放电时间更快，也就意味着充放电的能量会变少，这样可以加速测试时间并降低socket被能量损伤的概率；3）降低电容使用种类，在使用单一电容的情况下，可以降低电路发生谐振、慢恢复等的可能性。 另一个比较大的挑战在于测试单元，大功率的先进制程芯片功率耗散非常大，多数输出的能量最终都会转化为热量。我们在测试时要避免芯片无限制地升温导致芯片“被烧坏”，而是希望在测试参数的时候做到可重复、可重现，使芯片维持在稳定的情况下测试，保证所有收取数据的一致性。最直接的办法可采用在测试单元的时候使用ATC（Automatic Temperature Control），常见的办法有三种：方案一）DUT Power Monitor；方案二）Die Temperature monitor；方案三）Package Temperature Monitor。  三种方式各有利弊，在时间上的效益也不同（如上图），泰瑞达更加倾向于使用方案一，其优点在于可以更早预判芯片接下来可能发生的状态并提前介入；其次，泰瑞达测试机原身也能够支持这种方式，输出每一个DPS当下负载的百分比以及输出电压的大小。 在很多实际量产的案例中，泰瑞达已经使用了这种监控方式，对比方案二、三可以更早预知芯片的实际工况。 芯片功率不断加大的情况下电路变得更加复杂，我们希望在测试的过程中所有的socket、探针卡、loadboard等都能得到比较好的监控，保证在短路、接触不良等异常情况发生时不会因此而损坏测试部件。 为避免这种情况发生，泰瑞达在设计大部分测试板卡的过程中会添加实时的报警机制，一旦任何异常发生，能够在不影响其他设备生产和中断生产的情况下，通过测试机作出实时警告，提前筛查避免异常情况的出现，减少测试漏测、质量事故等情况的发生。  总结 半导体测试就是通过测量半导体的输出响应、预期输出、并进行比较以确定或评估集成电路功能和性能的过程，贯穿设计、制造、封装、应用全过程。随着半导体制造工艺要求的提升，测试环节在半导体制造过程中的地位随之不断提升。 半导体测试机的技术核心在于功能集成、精度与速度、降低成本与可扩展性。在泰瑞达看来，测试解决方案要有足够好的静态精度及稳压能力，同时在边界情况下获得更好的鲁棒性来帮助降低失效的概率；尽可能简化外围电路的设计，降低运营方面的损失，侧面降低测试成本；最后加入警报机制来提前预判，避免发生异常情况。 |
