CMOS工艺中为什么PMOS的源漏极要加入SiGe，而NOMS要
时间:2026-09-01 21:22来源:深芯 作者:ictest8_edit 点击:
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在先进CMOS制程迭代过程中，当工艺节点迈入90nm及以下，单纯依靠缩小晶体管尺寸带来的性能增益逐渐枯竭，短沟道效应、载流子迁移率衰减、器件漏电升高等问题持续凸显。为了在不过度增加工艺复杂度与功耗的前提下提升晶体管导通性能，业界普遍采用源漏嵌入应变材料的应变硅工程技术。其中PMOS源漏区域选择性外延生长SiGe（硅锗）、NMOS源漏区域沉积SiC（碳化硅）是主流工艺方案，两种材料的差异化选型并非行业统一标准设计，而是基于载流子特性、晶格匹配规律与应力调控逻辑的精准适配。
一、PMOS源漏掺杂SiGe的核心原理与工艺优势
PMOS晶体管的导电载流子是空穴，而原始硅衬底材料的空穴迁移率本身偏低，这也是传统硅基PMOS导通能力远弱于NMOS的核心原因。SiGe材料的引入，本质是利用晶格失配产生的可控压应力，从能带结构与载流子输运层面优化空穴传输效率，同时兼顾器件电学特性优化。
从材料物理特性来看，锗原子的晶格尺寸大于硅原子，SiGe合金的晶格常数比纯硅高出约4.2%。在芯片制造的刻蚀外延工艺中，工艺人员会先刻蚀去除PMOS原始的源漏硅材料，再通过选择性外延生长技术填充SiGe材料。由于周边被晶格常数更小的硅基底与隔离结构约束，尺寸更大的SiGe晶格无法自由舒展，被迫产生压缩形变，进而向中间的PMOS沟道传递单轴压应力。
这种压应力会直接改变硅沟道的能带结构，打破硅材料原本简并的价带能级，让重空穴带与轻空穴带发生分裂。能级拆分后，空穴输运过程中的能带散射概率大幅降低，同时空穴的有效质量显著减小，最终实现空穴迁移率的大幅提升。实际工艺测试数据显示，嵌入SiGe应变层的PMOS，空穴迁移率可提升20%~40%，饱和驱动电流同步提升20%~35%，有效弥补了硅基PMOS的性能短板。
除了应力调控的核心增益外，SiGe材料还具备优异的掺杂特性。相较于纯硅，SiGe能够承受更高浓度的硼系掺杂，且掺杂激活率更高，可有效降低源漏区域的方块电阻与接触电阻。同时，外延生长的SiGe源漏界面陡峭、缺陷密度低，能够抑制源漏与沟道之间的杂质扩散，减小器件结电容，在提升导通速度的同时，弱化短沟道效应带来的漏电问题，大幅提升PMOS的工作稳定性。
二、NMOS源漏掺杂SiC的底层逻辑与性能增益
与PMOS适配压应力优化空穴传输不同，NMOS的导电载流子是电子，电子的输运特性对张应力更为敏感，压应力反而会抑制电子迁移率。因此NMOS源漏需要选用晶格常数小于硅的应变材料，通过晶格失配为沟道引入可控张应力，SiC正是适配这一需求的最优工艺材料。
SiC的晶格常数远小于纯硅，当在NMOS源漏凹槽内外延生长SiC材料时，小尺寸的SiC晶格会被大尺寸的硅基底拉伸固定，产生拉伸形变，进而对中间的NMOS沟道形成稳定的单轴张应力。该应力作用于硅沟道的导带结构，能够有效降低电子的电导有效质量，同时削弱晶格散射、声子散射对电子输运的干扰，让电子在沟道内的移动速度更快、传输效率更高。
从器件性能层面来看，SiC诱导的张应力可让NMOS电子迁移率提升15%~30%，显著提升晶体管的导通电流与开关响应速度。同时SiC本身具备宽禁带特性、高击穿电场与优异的热传导性能，能够从多维度优化NMOS器件特性。一方面，宽禁带结构可以增大载流子隧穿势垒，有效抑制基底漏电与栅极漏电，降低器件静态功耗；另一方面，高导热特性可快速导出晶体管开关工作时产生的热量，缓解先进制程中小尺寸器件的热堆积问题，提升器件长期工作的可靠性与稳定性。
除此之外，SiC材料的化学稳定性与结构强度更高，在后续薄膜沉积、刻蚀、退火等高温制程中，不易发生晶格畸变与材料失效，能够稳定维持沟道的张应力状态，避免应力衰减导致的器件性能漂移，大幅提升芯片制程的良率与一致性。
三、SiGe与SiC差异化选型的核心逻辑总结
两种材料的差异化应用，本质是CMOS互补器件载流子特性与应力调控规律的精准匹配，也是先进制程中性价比与性能的最优平衡。PMOS空穴依赖压应力提升迁移率，因此选用大晶格的SiGe，通过晶格受压为沟道提供压应力，同时依托其高掺杂特性优化源漏电阻；NMOS电子依赖张应力优化输运，因此选用小晶格的SiC，通过晶格受拉为沟道提供张应力，同时借助其宽禁带、高导热特性降低漏电、提升热稳定性。
这套应变材料组合方案，无需大幅改动晶体管基础架构，仅通过源漏材料替换与外延工艺优化，就实现了PMOS与NMOS的同步性能提升，修正了传统CMOS器件中NMOS与PMOS性能不对称的问题，有效提升了整体电路的运行速度、功耗表现与集成度，也成为65nm、40nm、28nm等主流先进制程的核心优化工艺，至今仍在各类中高端逻辑芯片制造中广泛应用。
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