 Q1请问一下大家做HTOL时有加信号吗？要根据芯片需要来决定。大部分芯片是跑老化Pattern， 有些芯片是需要通过总线配置寄存器，比如I2C，SPI，JTAG 来启动内部老化模式。还有些芯片是需要输入激励信号，比如RF芯片，需要输入RF激励信号。 Q2 请问老化实验的时间可以根据寿命需要而减至1000h以下吗？ 1000h一般对应10年芯片寿命，如果消费类芯片五年寿命，就做500h呢，这个根据mission profile算的。 Q3 请问下季丰能做HTRB 1200v 200度么，to247-2和to247-4 的？ 可以的。季丰最近又加强了功率器件的很多设备。 Q4 请问如果这个IV curve shift 不影响function，是否ESD 可以算pass ？  IV shift超过30%代表芯片内部的确是有缺陷会引起明显电路漏电，是零星芯片问题还是ESD test samples都有此类问题？如果不影响功能且FT pass， 可以把这类芯片再拿去做个HTOL168, 依然能pass FT且功能测试也pass, 你可以waive这个问题。 Q5 请问做HTOL试验时，施加的应力温度是根据Ta=Tj-Rja*P求出的吗？ Ta=Tj-Rja*P 这个公式是对Rja经常出现的误用，Rja 的作用是做横向比较，不能用来计算的，方法1，直接decap芯片用热电偶量测，对大芯片比较方便；方法2: 芯片设计的时候加上termal diode或者temperature sensor,可以读出real junction temperature。 Q6 请教各位，cross section后发现管脚和模封体之间有分层会有什么影响吗？decap后打线没有问题？   这个分层已经影响到了第二焊点，有Open的风险，从而水汽会进入分层，导致漏电，还可能发生电化学反应，腐蚀芯片。 Q7 咨询一下，JEDEC有没有规定，芯片下面是否允许有分层的？ 框架类非打线区域允许一定的分层，J-STD-020E 第6点好像有说明。 Q8 请教一下各位，芯片的封装尺寸会影响到IO的ESD吗？ 封装尺寸会影响CDM的结果，其等效容值不同，导致放电电量的变化。 Q9 问下大家，可靠性加电HTOL等实验时，多余不用的Input和Output管脚大家一般怎么处理？ 请review 芯片各block的覆盖率。一般各种输入脚都是会被HTOL的动态向量覆盖，都是接信号脚。个别固定电平的输入脚，可以通过电阻拉高或拉低。输出信号管脚接负载电阻到地或者电源。 Q10 各位，模封体里面混了个异物，还不知道是啥，有可能有什么风险呢？  可以进行EDX分析成分，可能是钢铁，磨具里面的金属，可能会导致漏电。 Q11 请问ELFR和HTOL可以一起做吗？ 先期HTOL测试来检验芯片是否有设计问题以及是否有重大的foundry process 问题，后面在做ELFR评估早夭期缺陷率。 Q12 请教下，芯片ATE测试中pattern的存储深度代表什么意思？，如12K , 10M 代表每一列的数据长度，10M可以理解为一千万行，准确一点是 1M=1024K, 1K=1024 ， 所以 1M=1,048,576 接近一百万。 Q13 请教下Latch up一个问题 关于I-Test:待测管脚在T2到T5这个时间内，加载在待测管脚的电平（logic high或者logic low）还在吗？还是说这段时间待测管脚仅是做灌电流I trigger操作？  Logic H/L 不在，仅电流I trigger，模拟IC可能的初始状态。 Q14 请教下，装片是不导电胶，若正常用酸开封，会不会把芯片下面的胶腐掉？ 一般不会腐蚀掉很多的。这需要尝试不同的酸、温度的组合，在保证你需要检测的元素比如线、die等不被腐蚀的前提下，尽量用较低的温度，应该不会有很大的影响。 Q15 各位请教下MIPI高速模式（52M）下读写Register需要什么特殊设定吗，比如Bus strength参数怎么设定？ edge 沿要设置一下.不然可能不会pass，速度太高了.信号容易变形。 Q16 请问HTOL测试需要UPS吗？这测试可以容忍多长时间的断电？ 不需要。没见到有次规定。但是最终工作要足够1000hrs。你可以认为T48/T168/T500都是断电后来测试。随意断电风险是当上下电顺序或者芯片比较脆弱时，可能带来意外的损坏。影响HTOL的判断。但概率不大。 Q17 咨询一下，TC1000需要多久？ 约30天，2cycles /1h Q18 请教一下各位，我们有款LGA产品，有低概率固定pin脚拒焊，可能是什么原因导致的呢？  有可能表面污染、镀金厚度不够等原因引起的氧化。 |
