 功率MOSFET基础 内容表 1.基本器件结构 2.击穿电压 3.导通状态特性 4.电容 5.栅极电荷 6.栅极电阻 7.导通和关断 8.体二极管正向电压 9.体二极管反向恢复 10.雪崩能力和额定 11.dV/dt额定 12.热阻特性 13.功率耗散 14.安全工作区 15.电流额定 1.基本器件结构 功率MOSFET (金属氧化物半导体场效应晶体管)是非常通用的功率器件，因为它具有低的栅极驱动功率，快的开关速度和优异的并联工作能力。许多功率MOSFET具有纵向的垂直结构，源极和漏极在晶元的相对的平面，从而可以流过大的电流和具有高的电压。 图1a和1b示出沟漕和平面两种基本的器件结构。沟漕结构主要用于额定电压低于200V的器件，因为它具有高的沟道密度，因此导通电阻低。平面结构适合于更高的额定电压器件，因为导通电阻主要由epi-层的电阻来决定，因此无法得到高的单元密度。两种结构基本的操作相同。除了特别的定义，本文只讨论沟漕结构。
Figure 1a: 沟漕MOSFET结构 Figure 1b: 平面MOSFET结构
2.击穿电压 在许多功率MOSFET中，N+ 源极和P-体形成的结是通过金属物短路的，从而避免意外的导通寄生的三极管。当没有偏置加在栅极时，功率MOSFET通过反向偏置P-体和N- Epi形成的结，可以承受高的漏极电压。 在高压器件中，绝大部分电压由少掺杂的Epi层来承受：厚的少掺杂的Epi层承受更高的击穿耐压，但是增加了导通电阻。在低压器件中，P-体掺杂程度和N- Epi层差不多，也可以承受电压。如果P-体的厚度不够，重掺杂太多，耗尽区可以通孔达到N+ 源极区，从而降低了击穿电压值。如果P-体的厚度太大，重掺杂不够，沟道的电阻和阈值电压将增大。因此需要仔细的设计体和Epi掺杂和厚度以优化其性能。 数据表中，BVDSS通常定义为漏电流为250uA时漏极到源极的电压。漏极到源极的漏电流表示为IDSS，它在100%的BVDSS额定时测量。温度增加，IDSS增加，BVDSS也增加。 3.导通状态特性 要考虑功率MOSFET在两种不同的模式下工作：第一象限和第三象限工作。 第一象限工作 当正向电压加在漏极上时，N沟道的功率MOSFET操作在第一象限工作，如图2所示。当栅极电压VG增加到阈值电压VTH时，MOSFET沟道开始流过电流。它流过电流的值取决于MOSFET的导通电阻，定义为：
RDSON=VD/ID 对于足够的栅极电荷过驱动VG>>VTH，ID-VD曲线操作在线性区，因为MOSFET的沟道完全导通。在低的栅极过驱动电压下，当VD>(VG-VTH)，由于沟道的修剪效应，漏极电流达到饱和点。
图2: 导通区特性（第一象限）
对于沟漕MOSFET, RDSON由于下面几个部分组成：
对于平面MOSFET, RDSON组成部分和沟漕MOSFET相似。主要的不同在于出现JFET部分。当器件缩小到更小的尺寸，RS, RCH, RACC也减小，因为更多的单个的单元晶胞将堆积在给定的硅片区。另一方面，当电流被限制在靠近P-体区的狭窄的n-区流过时，RJFET将遭受JFET效应。由于没有JFET效应，沟漕MOSFET可以得到更高密度的缩减，实现低的RDSON。 沟道电阻RCH主要依赖于栅极过驱动程度。VGS增加，RCH减小。开始时，当VGS增到VTH以上时，RDSON很快降减小，表明MOSFET沟道导通。当VGS进一步增加，RDSON下降比较来缓，因为沟道完全导通，MOSFET导通电阻由其它的电阻组成部分决定。RDSON随温度增加而增加，因为温度增加，载流子运动能力降低，这是器件并联工作的重要特性。
图4: RDSON对栅极偏置和温度
阈值电压 阈值电压VGS(TH)定义为最小的栅极偏置电压，此时，在源极和漏极间形成导通的沟道。对于功率MOSFET，通道在250uA的漏源极电流时测量。栅极氧化层厚度和沟道掺杂集中度用来控制阈值电压。10-15V的驱动电压，其典型值设计为2-4V。使用CMOS技术缩减，功率MOSFET的栅极驱动电压可以降到的2.5-4.5V。因此，这些应用需要更低的阈值电压1-2V。阈值电压具有负的温度系数，温度增加，阈值电压降低。 跨导 跨导gfs，定义为MOSFET的增益，可以用下面公式表示： gfs=DIDS/DVGS =μCox W/LCH
通常在固定的VDS，在饱和区测量。器件栅极宽度W，沟道长度LCH，活动性μ，栅极电容COX，影响跨导值。温度增加，跨导降低，因为载流子的活性降低。 第三象限工作 在DCDC的BUCK变换器中，功率MOSFET在第三象限工作很常见，电流流过下面N沟道的MOSFET，和第一象限比较，电流方向是反向的，施加的RDSON相同。 在相对低的电流时，第三象限工作的导通特性和第一象限是对称的。因此可以假定两种操作典型有相同的RDSON。在大的电流和大的VDS时，它们工作方式不同。当VDS接近体二极管的正向压降时，体二极管开始导通。因此，电流增加，不能看到电流饱和特性。
图5: 第三象限工作
4.电容 MOSFET的开关特性受器件三个管脚的寄生电容的影响，也就是栅极源极电容CGS，栅极漏极电容CGD和漏极源极电容CDS，如图6所示。这些电容值是非线性的，和器件结构，几何特性和偏置电压相关。
图6: MOSFET寄生电容
开通时，电容CGD和CGS 通过栅极充电，因此设计栅极的控制电路时必须考虑电容的变化。MOSFET的数据表提供的寄生电容参数，CISS，COSS,和CRSS。 CGD = CRSS CGS = CISS − CRSS CDS = COSS − CRSS CRSS = 小信号反向传输电容。 CISS =小信号输入电容，漏极和源极短路。 COSS =小信号输出电容，栅极和源极短路。 MOSFET的电容是非线性的，是直流偏置电压的函数。图7示出了电容如何随VDS电压增加而变化。所有的MOSFET的寄生电容来源于不依赖于偏置的氧化物电容和依赖于偏置的硅耗尽层电容的组合。当电压增加时，和VDS相关电容的减小来源于耗尽层电容减小，耗尽层区域扩大。 图7b示出了当VGS电压增加大于阈值电压，VDS电压值低，MOSFET栅极电容也增加，因为MOS沟道电子反形层形成，在沟漕底部形成电子聚集层。这也是为什么一旦电压超过QGD阶级，栅极电荷特性曲线的斜率增加的原因。
图7a: 典型电容随VDS变化 图7b: 典型输入电容 Ciss随 VGS变化
5.栅极电荷 如果知道了栅极的驱动电流，栅极电荷参数可以用来估算功率MOSFET开关时间。这只取决于器件的寄生电容。这个参数受漏极电流，电源电压和温度的影响较小。栅极电荷测试的原理图和相关波形见图8所示。在此电路中，恒定的栅极电流源Ig给测试器件的栅极充电，漏极电流ID由外部提供。测量VGS和栅极充电时间，可以直接表明漏极电流从0增加到ID，同时，漏极电压从VDC减小完全导通电压时，器件所消耗的能量。 在栅极电流开通前，测试的器件承受的所有电源电压VDC，而VGS电压和漏极电流为0。一旦栅极电流Ig开始流过，栅极源极电容CGS和栅极漏极电容CGD开始充电，栅极到源极电压开始增加。充电的速度为IG/CISS。当VGS电压达到阈值电压后，漏极电流开始流过。栅极电压开始上升到平台电压VGP (VGSTH+ID/gFS)，而测试器件的电压保持在电源电压VDC需要达到这种状态的电荷Ig*time为QGS。当漏极的电流到达ID时，漏极的电压开始下降，此时，VGS保持在恒定的VGP值。栅极电流用来给电容CGD充电，Ig= CGD dVDS/dt。当VDS接近导通状态时，平台阶段结束。在平台阶段，注入的栅极电荷为QGD，通常用它来估算电压转换的时间和开关损耗。 下一步，测试器件的栅极继续充电到最终的值，漏源极电压变为RDSON x ID。栅源极电压自由的上升，上升的斜率由栅极的充电电流和CISS决定,在VGS>VTH时，CISS更高，图7b所示，导致在栅极电荷曲线上，更低的斜率，直到栅源极电压达到最大值。这个栅极的电荷是所有栅极电荷QG。
图8: 栅极电荷测试电路和波形
6.栅极电阻 对于栅极的驱动，功率MOSFET栅极呈现和RC网络类似的阻抗。等效的电阻就是指栅极的电阻Rg。栅极的电阻由栅极多晶硅导体，金属和连接结构的电阻产生。连接结构就是为了连接外部封装的管脚，所布设的到焊盘的栅极信号线。 对于多晶硅栅极功率沟漕MOSFET，栅极的电阻取决于掺杂的程度和多晶硅材料的类型（N或P型），栅极沟漕的几何特性和器件设计的安排。对于同样器件设计，N型沟漕功率MOSFET通常比P型有更低栅极电阻，因为在合适掺杂的多晶硅中，N型具有更低的薄膜电阻。许多开关器件最后要使用LCR仪，100%的测量Rg。 7.开通和关断 功率MOSFET数据表通常有阻性负载的开关特性，取决于Rg，Ciss和Crss。当寄生的电感和栅极驱动细节因素影响到实际的测量时，可以检查基本的物理特性。图9示出了功率MOSFET阻性负载开关测试电路和波形。
图9:阻性负载开关测试电路和波形
td(on) – 开通延时时间,这个值是Vgs上升到超过10%的栅极驱动电压，同时漏极电流上升到超过规定值的时间，在td(on)时刻，VGS达到阈值电压，这段时间由Rg Ciss时间常数数千决定。 tr – 上升时间,这个值是漏极电流从10%负载电流上升到90%的负载电流时间，取决于VTH，跨导gFS和Rg Crss时间常数。 td(off) –关断延时时间,这个值是Vgs下降到90%的栅极驱动电压，同时漏极电流下降到低于90%负载电流的时间，是电流开始转移到负载中的延时，取决于Rg Ciss。 tf – 下降时间,这个值是漏极电流从90%负载电流下降到10%的负载电流时间，取决于VTH，跨导gFS和Rg Crss时间常数。 8.体二极管正向压降 VSD是集成的体内二极管在施加一定的源极电流时，正向压降的测量值。施加的源极电流典型值为1A，在数据表中，它和正向压降的最大限制值一同定义。图10示出了二极管在两种温度下的典型的正向I-V特性。对于AOS SRFET，典型的VSD比通常的MOSFET要低，为0.4V。低的VSD可以减小二极管导通时的功率损耗。因此，SRFET是DCDC变换器下管FET，以及其它要求体二极管导通一定时间的应用的理想选择。
图10:体二极管正向特性
9.体二极管反向恢复 当二极管从导通状态切换为关断状态时，MOSFET的寄生体二极管产生反向恢复，因为存储的少子电荷必须被清除，在器件内部，或者通过负电流主动的清除，或者通过复合被动的清除。 在数据表中，有三个参数列出来表示二极管的反向恢复。 trr: 体二极管反向恢复时间。 IRM: 体二极管反向峰值电流。 Qrr: 体二极管反向恢复电荷，就是二极管电流波形的负电流部分的面积。 上面的参数随着测试条件的变化而变化，如加的电压VDS和di/dt等。参数的定义和测试的电路如图11所示。
图11:二极管反向恢复测试电路和波形 测试器件的栅极和源极短接，测量体二极管，双脉冲加到控制的器件。电流在低端的控制器件中斜坡上升，然后，当控制器件关断时，自由换流，在测试器件的体二极管中续流。当控制器件由第二个脉冲再次导通时，在控制器件FET电压能够降低前，测试的器件体二极管必须恢复。 在体二极管反向恢复时，反向的电流和负载电流一起，流过低端的MOSFET，图11所示。此外，反向恢复的di/dt由于电路的杂散电感，产生大的过冲电压Ldi/dt。如果在第二阶段trr，穿过IRM后，di/dt保持低的值，过冲的电压可以减小。这样的二极管称为软恢复。更低的QRR导致更低的开关损耗。在开关变换器中，这通常也是开关损耗中最大的部分。 AOS的SDMOS和SRFET使用特别的高级工艺设计，以提高体二极管的反向恢复性能，具有低的Qrr和好的软系数，相比于常规的MOSFET，这也很大程度上减小电压的过冲，提高整体的效率。 10.雪崩能力和额定 雪崩击穿的物理特性 当功率MOSFET的电压增加时，体N-的epi结的电场也增加。当场强增加到临界值EC时，硅中大约为3E5V/cm，产生载流子的雪崩倍增，导到电流突然急剧增加。 雪崩倍增并不是一个损坏的过程，然而，由于电流流过的通路包括空穴电流流过的路径，IH (=ID) ，图12所示，就有可能产生高的电流密度，当VBE=IH*(Rp+Rc)>0.7V时，导通寄生的三极管。此状态发生后，栅极不再能够关断FET的电流。同时，由于BVCEO通常低于MOSFET击穿电压，在弱的单元，产生电流熔丝效应，局部的不一致性首先产生寄生的三极管的导通。从基本的描述，可以得到： • 高于临界的电流密度时才发生失效，即便是短的低能量的高压脉冲。 • 高的Rp值(源极下体夹挤电阻)和Rc值 (连接电阻)降低了UIS能力。 • 高的电流密度单元结构减小了电流路径的长度。这也减小Rp，增加了失效发生的临界的电流密度。 • 由于Rp和Rc都会随着温度的增加而增加，射-基的导通电压随着温度增加而减小，UIS能力随温度增加而降低。 如果雪崩能力在低温下长时间测量，消耗的能量Ipk/2*BV*tAV将会加热器件，因此，失效的电流由此过程中器件达到的最高的温度决定。由于大的硅片有大的散热能力，在这样的工作模式下，它们就具有更高的UIS能力。图12示出了寄生的NPN和寄生的基极电阻Rp及Rc。
图12:沟漕MOSFET单元结构
额定的雪崩能量 在电路的工作中，由于感应的电峰，功率MOSFET的电压可能高于额定的VDS(MAX)。因此生产商通常定义了单个或可重复的额定值，而且对于出售的产品，许多生产商都会做100%的单脉冲测试。 在图13的雪崩曲线中，使用时间可以得到典型的单脉冲额定值，这些是可以保证的性能参数，真正发生破坏的数值点高于这些值。正如所期望的，对于同样的持续时间，雪崩能力随温度增加在降低。对于给定的起始结温，由于雪崩过程中热量增加，电流的能力随雪朋时间的增加而降低。 这些曲线使用图14的电路而得到，通过一个电感，测试的器件的电流叙坡上升。当器件关断时，由于电流的电流不能突变，器件的电压上升到器件的击穿电压。当器件关断时，和电源Vdd串联的开关也关断，强迫电流由二极管续流。电感的电压为–BV，促使电流叙坡向下衰减到0。使用不同的电感，可以得到不同的雪崩时间。能量，电流，时间和电感值之间的基本公式为：
图13:雪崩时间，峰值电流和温度的关系
图14:测量UIS（雪崩）的电路
重复脉冲的额定值 如果重复UIS脉冲加到功率MOSFET，它的结温将会有一个平均值的增加, 此平均值基于平均的功耗。同时伴随着每一个脉冲的峰值温度。当电流密度足够大，峰值的温度足够高，器件将会产生和上面描述的单脉冲雪崩机理一样的破坏。没有其它的通用标准来定义重复脉冲的额定值。这里说明两种方法。 方法1: 选择一个小电感，L=1μH, 脉冲占空比0.01, f=100kHz。增加电流直到平均的温度达到TJ =150C来设定电流IAR。或增加电流直到破坏发生，然后降额到一定的IAR额定值。这种方法的缺点仅仅依赖于某个电感和某个频率。如果频率增加，IAR下降。如果电感增加，IAR下降。事实上，如果频率足够低，以致于器件在每个脉冲后，可以回到起始的结温TJ (25C)。良好的设计的功率MOSFET具有EAR=EAS和IAR=IAS。 方法2: 不区分EAR, EAS和IAR, IAS，由于在足够低的频率时，它们具有相同的值。用户在雪崩曲线上，对于更短的持续时间，可以使用时间来计算最大的允许雪崩电流。从平均的功耗P和热阻来估计初始的结温TJ。
11.dV/dt额定值 功率由于漏极过大dV/dt的失效有不同的原因。在每一种情况下，失效的产生是因为通过电阻Rp+Rc的偏移或导通电流，从而导致寄生的三极管导通，然后器件按照上面描述的同样的机理，在雪崩破坏前而失效。 • 如果栅极通过电阻短路到源极，同时，在漏极和源极间加上快的dV/dt，偏移电流Coss*dV/dt流过源极，在电阻Rp+Rc产生足够大的压降，大于寄生三极管的VBE (0.7V)。由于许多先进的功率MOSFET具有低的Coss值，即使是10-50V/ns的dV/dt，电流也比较低，因此也不被认为是主要的破坏模式。然而，短路栅极和源极电阻较大，Crss*dV/dt的电流将产生足够大的压降，从而开通栅极，导致电流流过，如果电流不受控制，器件将损坏。 • 在体二极管反向恢复时，空穴电流将流出连接到源极的电阻Rp+Rc。当MOSFET的体二极管形成压降时，这个电流甚至远远大于Coss*dV/dt的电流，它将累加到Coss*dV/dt的电流上流过。由于体二极管存储的电荷，以及清除这些电荷的不一致性，可以看到，二极管的反向恢复dV/dt具有较低的值。再一次的，失效的机理是因为寄生的三极管的导通。如果栅极短路到源极的电阻太大，急剧的增加dV/dt电流的可能性增大，由于此电阻吸收Crss*dV/dt的电流，产生足够大的压降，因此MOSFET的栅极将被占导通。 • 两种模式的dV/dt失效都会随温度的增加而恶化。 12. 热阻特性 结的校准 在测量任何器件的热阻前，要制作校准曲线。每一个硅器件都有自己独特的校准曲线，但是一旦确定，对于任何的封装都是有效的。校准曲线是将器件看作一个二极管，强迫流过10mA的检测电流，然后在每一个结温下，测量正向压降VFSD。器件的取样校准曲线如图15所示。在接下来所做的热阻测量中，同样的，10mA的检测电流将强迫流过器件，结温将从相应的正向压降来计算。
图15:取样的温度校准曲线
结到环境/管脚/壳的热阻 结到环境的热阻RθJA定义为从器件的结到周围环境的热阻。结到管脚的热阻RθJL定义为从器件的结到器件漏极管脚的热阻。对于一些大的器件Ultra SO8，DFN5*6和更大器件，具有后背的裸露漏极的铜皮焊盘，必须测量RθJC。RθJC定义为器件的结到器件壳的热阻。两者都可以用下面公式计算：
其中，TJ是器件的结温，它可以从测量不同结温的正向压降，然后从器件的结校准曲线得到。TX是环境，管脚或壳的温度，取决于测量的是RθJA, RθJL还是RθJC，PD是器件的耗散功率，可以从输入的电流和电压来计算。 瞬态的加热曲线，结到环境/壳 瞬态的热曲线用来估计从瞬态功率损耗产生的瞬态温升。这些曲线基于结到环境或结到壳。名义上，它们是器件结到环境或结到壳的特征瞬态热阻。 热测量仪器使用不同的脉冲宽度值。可以从每一个单脉冲后测量正向压降，然后从对应的曲线查到结温。这测量的是单脉冲的瞬态热曲线。基于单脉冲曲线，在瞬态热加热曲线组中，使用3或4阶的RC网络仿真，可以得到其它的曲线，如图16所示。
图16:基于结到环境测量的取样的瞬态热阻加热曲线
13.耗散功率 耗散功率PD和PDSM是器件安全操作的最大允许功率。耗散功率可以用下式计算：
PD为基于结到壳的热阻。为了得到耗散功率PD，壳的温度需要维持在25oC。PDSM为基于结到环境的热阻。器件安装在一个平方英寸，2oz的铜皮的PCB上，PDSM就是Tj温度上升到150oC 的功耗。 14.安全工作区 SOA (FBSOA)曲线定义了最大的漏源极电压值，漏极电流值，以保证器件在正向偏置时安全的工作。
图17:最大的正向偏置安全工作区
右边的垂直的边界是最大的漏源极电压VDS，上面水平的限制是最大的脉冲漏极电流IDM。左边的斜线受漏源极的电阻RDS(ON)限制。中间的平行线是不同的脉冲宽度的最大的漏源极电流。这些电流由瞬态的热阻所决定。 15. 额定电流 连续的漏极电流ID和IDSM 除了封装的限制，连续的漏极电流ID和IDSM分别是PD和PDSM对应的最大漏极电流。
壳温度增加时，ID要基于所允许的减小的耗散功率而降额，如图18所示。
图18:额定电流和壳温 封装限制
连续的额定电流受下面两个因素的限制：
封装限制通常是指连接线的电流处理能力。对于额定的连接线的电流限制，常用的方法是基于线的熔化温度，这并不正确的原因在于： 硅的最大结温低于220oC, 这也是为什么连接线的熔化问题通常在许多情况下不存在的原因。连接线的熔化只有在器件损坏的时候才会发生。
脉冲漏极电流IDM (1).260μs电流脉冲时，真正的单脉冲的电流测量值。 (2).260μs脉冲宽度时，基于瞬态的热阻的计算值 |
