 那么如何合理的减少测试时间呢？下面针对ETS测试机发表下个人的观点： 1,能用能力小的测试源尽量用能力小的测试源。 以SPU100和APU12的单个源为例，SPU100 电压能力最高能到100V，电流能力最高能到2A，APU12电压能力最高30V，电流能力最高200mA。 如果用SPU100 从off状态到给FV/FI，不考虑本身需要的稳定时间，只考虑测试机的setup时间大约为2.48ms，而apu12从off状态到FV/FI 的setup时间大约为1.3ms. SPU100 从FV/FI 到 off，setup需要大约1ms，而apu12 从FV/FI 到off仅需要大约0.6ms。 很明显APU12用的时间要短很多，究其原因能力强的源内部的relay本身是要能够承载很大电压电流的，所以相对而言它们的relay close/open需要更多的稳定时间。 所以在2种源同时满足需求时，可以选择能力较小的来测试，从而节省时间。 2，优化测试中setup的顺序来节约时间。 我们知道一般的机械relay通常需要4ms左右的稳定时间。如果你的测试板上有这样的relay，那么我们是否可以在它稳定的过程中干些别的事情呢？ ETS测试机源在从off到给到FV/FI时，也要经历过一系列的relay动作，所以在我们的测试板上relay的稳定时，我们可以用来把相关源的电压或电流设置到0. 在测试板的relay稳定时，我们的源也基本设置到0V/A。然后我们在给相应的源设置到真确的电压。其中为了确保测试板的relay是否稳定了足够时间，我们可以通过mark（）和ltime（）这2个函数来记录相关源的电压和电流设置到0时所执行的时间，如有不足要补足到4ms。 可能有人问为什么不直接把把源设置到需要的电压或电流。这是因为有以下2个原因： i，给到0V或0A时尽管测试板relay还没稳定，但对测试电路不会引起hot switching。 ii，从off到FV/FI 0所要的时间比较长，而从0到相应的电压电流则不用很长时间。SPU100 FV-CHANGE VALUE /FI- CHANGE VALUE只需80多uS，APU12 FV-CHANGE VALUE /FI- CHANGE VALUE 只需 60多uS。 除此以外，测试项的顺序也很重要，setup差不多的测试相可以放在一起测试，从而减少重复setup。 3,选择对的相关硬件和电路 测试硬件和电路会对测试有着重大影响。测试时间只是其中一方面。 如；我们如果没有relay断开VIN或VOUT的相关电容，我们可能在测试O/S或电流方面需要花更多的delay time才能获得一个准确的值。 选择对的相关硬件，比如relay的选择，我们可以选择机械的，也可以选择MOS的，相对而言MOS的所需要的闭合和打开时间更短，只要200uS左右。所需在一些电路选择中我们可以选择时间更短的MOS relay，从而节约时间。 4，选择正确的测试方法 测试过程中有些参数我们有很多测试方法选择，如AWG的扫描，二进制扫描法，go-no-go测试。选择好的，需要的测试方法来测试从节省测试时间。 在二进制扫描中，我们可以根据测试的精度需求，选择一个合理的step。在AWG扫描中，我们要选择一个合理的扫描速度（频率）和精度（步长和步数）。go-no-go测试中我们可以把相关条件结合到其他参数中测试。等等。 5，选择合理的的等待时间。 选择合理的等待时间，有些参数并不需要等待很长时间，不合理的等待时间要去掉。这些不合理的时间如何判断呢？ 我们可以在测试某一结果时，把前面的delay time去掉，然后取足够多的取样量和足够的时间长度，我们可以看看我们的测试值随着时间呈现怎样一个分布。从而得出一个合理的等待时间。 曾经碰到过的一个案例，某工程师在测试EN threshold 时，通过扫描EN电压，检测out的输出结果。检测到out有输出时停止扫描。该工程师在EN给电压后2ms再去检测out端。然而从datasheet中可以看出的是EN到out输出结果所需要的启动时间（startup time）标注为100多uS。很显然，2ms时间的delay有些多余，扫描的步数越多，浪费的时间也就越多了。 6，选择合理的的取样数量 取样数量的选择要合理，在测试参数本身很稳定时，通常不需要很多的取样数量。取样数量多只是更多去平均。如果一个参数是稳定的，那么取样30个已经能代表该参数的真实值了。 如果参数不稳定，取很多数量也只是掩盖其不稳定性。当然有些特殊情况除外。 7，好的TEST MODE 在测试开发阶段我们通常要和designer沟通test mode。那么怎样的test mode 算好的呢。有时我们会要求designer 把可能存在的没必要的deglitch time去掉。这样在测试过程中就减少了相应的等待时间。 在测试过程中，我们不经要问一句：”时间都去哪儿了“。只有知道时间去哪了，我才能从根源抓起，才能有理有据的去减少这些时间。综上所述，只有更好的了解测试机的特性才能在减少测试时间上面游刃有余。只有在细枝末节中多扣扣挖挖，才能把时间优化到最佳，你也会从中学到不一样的东西和享受不同的乐趣。 曾经听一个老外老工程师说“测试就像玩杂技。” 确实在测试过程中我们要整合各个测试项，把他们融洽的结合在一起，不仅要熟知测试机的各种特性，还要了解各种测试方法，和device的性能。最后完美的结合。。。当然完美结合是没那么简单的，所以我相信任何测试程序都需要不断的优化改进进步，才能逐渐完美。千万不要只停留在测出测试结果上面。 其中上述所引用的为teradyne相关资料，有兴趣的可以联系。 本文地址: http://www.kanwoda.com/blog/archives/08214637291325.html |
