测试的目的就是将所有产品中不符合设计规范的产品剔除，然而在整个半导体设计，制造，测试过程中存在着诸多因素影响着最终的产品良率，作为负责任的 测试工程师，常常需要知道如何设定一个合理的Yield Flag，以便保证在测试过程中不会因为Yield Flag设置过低造成无谓的Yield Loss, 也不会因设置过高而增加质量分析的负担。

在此和大家分享一下，如何对一个用新Process或已存在的老产品的Yield Flag做出合理的设定的方法。首先，需要了解， 在整个IC生产制造过程中影响良率的因素，它主要包含以下三个方面：

1.生产工艺 生产工艺包括生产条件（厂房，设备，材料），工艺水平，工艺经验与管理

2.产品设计技术与方法 主要表现在产品的可制造性设计问题

3.测试方法 测试技术与管理

在生产过程中，良品率常常是反映工艺水平和技术的标识，因而从某种意义上上，就是对工艺进行评估。而在产品的设计过程中，如果使用同一种工艺，则良品率可直接反映出设计的问题。

其次还需要清楚良率与缺陷的一些基本概念（如果有些Wafer 制造的基本步骤可能会更容易理解些）， 对于良率可以分为参数成品率，功能良品率，而对于缺陷则可以分为全局缺陷和局域缺陷，相应的定义如下:

1.参数成品率 （Parametric Yield) —— 产品满足所有设计要求之规范

2.功能成品率 ( Functional Yield) —— 产品具备完整功能，但部分参数超出设计规范

3.全局缺陷 （Global Defects） —— 由套刻误差，工艺参数变化造成结构形变， 影响参数成品率

4.局域缺陷 （Local Defects) —— 由光刻时引入的二次诱生缺陷，氧化成针孔，PN结泄漏，台阶处开路，划伤及环境颗粒尘埃引起功能失效

功能成品率会高于参数成品率，故参数成品率即为Overall Yield. 统计表明，制造过程中，Defect产品约83.5%由局域缺陷造成，16.5%由全局缺陷引起.

由于缺陷主要是由于功能失效造成，而这种缺陷的分布是随机的，由FAB环境不同,每种产品Process不同，圆片尺寸大小可能不同，每单位面积内的失效缺陷也会不同。这样就引入了一个关键词 “缺陷密度”。

缺陷密度即为每单位面积内的失效缺陷，每个FAB的缺陷密度都会有不同，可见当Die Size相同的产品，拥有缺陷密度越低的Wafer 制造厂（Fab)，才会有能力生产出良率更高的产品。

然而，在芯片的制造过程中，除了缺陷密度之外，还有其他的一些因素会对良率有很重要的影响，例如，由于掩膜沉积在Wafer边缘没有在中心容易控制，从而导致缺陷也常来自于边缘失效，或是当存在设计与工艺窗口不匹配问题时，也会造成参数成品率过低。

缺陷密度（Defect Density）一般是由FAB厂来提供。 FAB在计算平均缺陷密度时，一般采用以下两种方法：

直接统计法 统计产品生产的每道工序所产生的缺陷。实际过程中需要结合具体版图，确定有效的缺陷粒径及软、硬故障的关键面积，这种方法往往非常困难。

圆片计数法 利用特定工艺中生产的典型产品，选取最高成品率的批次，从中去除因非工艺造成的缺陷（如测试原因）， 统计每片Wafer中的失效产品数量后求均值，从而得到平均每片晶圆上的失效产品数量。 当Die Size较小时，可以认为一个缺陷存在于一颗产品上.

通过平均缺陷密度（D0)，我们就可以构建出产品理论良率与缺陷密度的模型，因为缺陷落在Wafer上是随机的，所以在构建模型时，需要使用概率分布函数来构建，对于Die Size较小的产品常见的模型有Poisson Model （泊松模型），Binomial Model（二项式模型）及Seeds 模型。

通过Poisson Model （泊松模型）可以得到理论良率 Theoretical Yield=e^-D0A, 其中A为Die Size.

二项式模型构建的方程为Theoretical Yield=（1-A/Aw)^D0Aw, 其中Aw为Wafer Size, 当Aw远大于A时，可得Theoretical Yield=（1-A/Aw)^D0Aw=e^-D0A。

可以看出，在Die Size较小的条件下， 这两种模型具有相同的结果。实践证明在Die Size较小的条件小，这两种模型都可以提供精确的良率预期。但当Die Size较大时，则可能会低估良率，在这种状况下，有人提出了缺陷密度按照概率分布f(D)的变化，则：

Theoretical Yield= 

Seeds模型是通过上面的概率分布函数，假定缺陷密度D按照指数分布而得来的，按照Seeds模型Theoretical Yield= 1/(1+AD0)

在应用中还有许多模型，在此就不再一一列举了，在此写公式确实是个复杂的过程……

假设在一种新的Wafer Process上，通过一种Die Size较小的典型的产品得到CP测试良率，则计算出了平均每片wafer上的失效产品数量（假设为100ea)，如果wafer尺寸是8 Inch, 则可知在该FAB此工艺的平均缺陷密度D0约为0.3185平方厘米（需要去除Saw lane)，当芯片尺寸为4m㎡时，根据泊松模型，我们可以求得

Theoretical Yield= 98.7%

即，该产品在该FAB内通过这种Process可以制造出的平均良率约为98.7%， 但考虑到在同一种工艺中D0也有一定的变化范围（一般在4D0），则可以计算出最低理论良率为：

Theoretical Yield_Min= 95%

因此我们可以在通过以上方式，先计算出理论良率，再结合实际测试过程中，可能产生的接触问题，以及一些Edge Die问题对测试良率的影响，就可以通过理论良率减去实测中因测试问题造成影响的良率估算出产品的实际测试良率大概会在多少了。

通过这种计算方式，可以较好地在产品设计开始时就计算出因良率损失引起的Cost，从而避免因采用了不合适的Wafer Process或Die Size造成该产品的制造成本过高。 同时也可以在最终量产时设置一个合理的Yield Flag，以便产线人员可以根据该标准对每批产品进行扣留分析，而不是随便设置一个95%或90%就认为是低良率，从而增加测试工程师的负担。

以上所有名词，定义，公式等专业性词语，大家都可以在网上查到，本人并未在FAB厂工作过，因此不了解是否还有更好的 D0计算方式及通过D0计算出理论良率。但可以肯定地说在我现在的工作中，需要用到理论良率，并且就是通过以上这些模型计算出来的。希望对各位的工作也能 有所帮助。

最后感谢一些朋友提供的释疑及帮助。请尊重原创：转载自看我哒 — www.kanwoda.com，原文链接地址: 产品良率评估方法—Part2